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公开(公告)号：CN102339637B
公开(公告)日：2014-07-23
申请号：CN201110145909.2
申请日：2011-06-01
Applicant: 北京大学
IPC: G11C7/06
Abstract: 本发明公开了一种条件预充的基于灵敏放大器的触发器，涉及集成电路技术领域。包括基于灵敏放大器的触发器SAFF，所述SAFF还包括：第七NMOS管MN7和第八NMOS管MN8组成的同或门，该同或门的输出信号节点为X；第五PMOS管MP5和第六PMOS管MP6；第五PMOS管MP5的第一端与第一PMOS管MP1的一端连接，第二端与电源线连接，第三端与节点X连接；第六PMOS管MP6的第一端与第二PMOS管MP2的一端连接，第二端与所述电源线连接，第三端与节点X连接。本发明能提高电路运行速度，同时降低电路的能量消耗。
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公开(公告)号：CN102347749A
公开(公告)日：2012-02-08
申请号：CN201110138559.7
申请日：2011-05-26
Applicant: 北京大学
Abstract: 本发明涉及集成电路技术领域，公开了一种双边沿触发的状态保持的可扫描触发器，其特征在于，包括相互连接的脉冲产生电路和静态锁存电路，所述静态锁存电路包括泄漏反馈脉冲结构。本发明对传统DET-SRSFF的脉冲产生电路和静态锁存以及输入输出电路中的泄露反馈缓冲电路(LFB)进行了改进。在完全保留DET-SRSFF低功耗优势的前提下，简化了LFB结构。另外修正了脉冲产生电路，去掉了产生的冗余脉冲。最后用HSPICE的仿真结果表明改进后的结构在功耗和速度方面都具有优势。功耗延迟积方面具有19.56％的降低，使得改进后的DET-SRSFF更加适应集成电路发展对于触发器的要求。
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公开(公告)号：CN102339637A
公开(公告)日：2012-02-01
申请号：CN201110145909.2
申请日：2011-06-01
Applicant: 北京大学
IPC: G11C7/06
Abstract: 本发明公开了一种条件预充的基于灵敏放大器的触发器，涉及集成电路技术领域。包括基于灵敏放大器的触发器SAFF，所述SAFF还包括：第七NMOS管MN7和第八NMOS管MN8组成的同或门，该同或门的输出信号节点为X；第五PMOS管MP5和第六PMOS管MP6；第五PMOS管MP5的第一端与第一PMOS管MP1的一端连接，第二端与电源线连接，第三端与节点X连接；第六PMOS管MP6的第一端与第二PMOS管MP2的一端连接，第二端与所述电源线连接，第三端与节点X连接。本发明能提高电路运行速度，同时降低电路的能量消耗。
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公开(公告)号：CN102355255A
公开(公告)日：2012-02-15
申请号：CN201110198463.X
申请日：2011-07-15
Applicant: 北京大学
IPC: H03K19/0948
Abstract: 本发明公开了一种CMOS全加器及其方法，涉及集成电路技术领域，所述CMOS全加器包括串联的进位输出电路和本位和输出电路；所述进位输出电路包括：反相器以及并联的电路P1和电路N1；所述电路P1和所述电路N1分别连接所述反相器；所述本位和输出电路包括：反相器以及并联的电路P2和电路N2；所述电路P2和所述电路N2分别连接所述反相器；所述电路P2包括：并联的电路P21和电路P22；所述电路N2包括：并联的电路N21和电路N22；本发明在保证所构成的N位加法器具有明显速度优势的同时，减少了MOS管的数量，减少了全加器单元的内部节点电容以及输入信号的负载，并且能提高电路的运行速度并降低电路功耗。
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公开(公告)号：CN102055463A
公开(公告)日：2011-05-11
申请号：CN201010592867.2
申请日：2010-12-08
Applicant: 北京大学
Inventor： 李夏禹
IPC: H03K19/0944
Abstract: 本发明公开了一种限制竞争RAM锁存器，所述RAM锁存器分为n型和p型。其中所述n型RAM锁存器，包括n型SSTCL锁存器，还包括与所述n型SSTCL锁存器的PMOS管MP4并联的两个PMOS管MP8和MP10，以及与所述n型SSTCL锁存器的另一PMOS管MP5并联的另外两个PMOS管MP9和MP11，其中所述PMOS管MP8和MP10串联，所述PMOS管MP9和MP11串联。该结构采用并行充电支路解决了结点竞争短路问题，可以在保持较高充电速度的同时降低短路功耗，并且时钟负载只有一个NMOS管，有利于节省时钟部分的功耗。HSPICE电路仿真结果显示，在500MHz的时钟频率下，同参考文献结构SRIDL相比CC-RAM可以降低功耗延迟积21.4％。
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Patent Agency Ranking
公开(公告)号：CN102722351B
公开(公告)日：2014-12-03
申请号：CN201210175434.6
申请日：2012-05-30
Applicant: 北京大学
IPC: G06F7/52
Abstract: 本发明公开了一种进位保留乘法器，涉及集成电路技术领域，通过对传统进位保留乘法器的分析，发现阵列中两个特殊位置的全加器可以进行逻辑上的化简，进而可以在降低乘法器面积的同时，让速度和功耗都得到优化。另外考虑到产生部分积的与门阵列中，每一行与门都有一个公共信号，于是可以共用下拉的NMOS管来降低晶体管数量。结合这两种方式构建出一种新的简化的进位保留乘法器。仿真结果表明与传统进位保留乘法器相比，本发明能降低功耗延迟积达12.41％。由于改进后的进位保留乘法器仍然保持了阵列乘法器本身结构规整的优越性，所以仍然适用于大规模集成电路的设计。同时其速度和功耗方面的优势又可以进一步提高电路系统的性能。
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公开(公告)号：CN102355255B
公开(公告)日：2013-09-11
申请号：CN201110198463.X
申请日：2011-07-15
Applicant: 北京大学
IPC: G06F7/50 , H03K19/0948
Abstract: 本发明公开了一种CMOS全加器及其方法，涉及集成电路技术领域，所述CMOS全加器包括串联的进位输出电路和本位和输出电路；所述进位输出电路包括：反相器以及并联的电路P1和电路N1；所述电路P1和所述电路N1分别连接所述反相器；所述本位和输出电路包括：反相器以及并联的电路P2和电路N2；所述电路P2和所述电路N2分别连接所述反相器；所述电路P2包括：并联的电路P21和电路P22；所述电路N2包括：并联的电路N21和电路N22；本发明在保证所构成的N位加法器具有明显速度优势的同时，减少了MOS管的数量，减少了全加器单元的内部节点电容以及输入信号的负载，并且能提高电路的运行速度并降低电路功耗。
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公开(公告)号：CN102684677B
公开(公告)日：2014-04-23
申请号：CN201210180533.3
申请日：2012-06-01
Applicant: 北京大学
IPC: H03K19/0175
Abstract: 本发明涉及集成电路技术领域，公开了一种基于延迟的双轨预充逻辑输入转换器，其在传统动态反相器电路的基础上增加了4个分别由时钟信号CLK和时钟的延迟Δ得到的信号CKD控制的PMOS管，用来在求值阶段到来Δ时间后，对节点M和N进行充电。也就是说，在时钟低电平刚到时，M和N会根据数据信号A的不同，其中一个被充电到高电平。而经过Δ时间之后，M和N都会被充电到高电平，进而实现CMOS-to-DDPL转换器的功能。该电路相比现有转换器，不仅结构更加简单，而且不存在竞争电流，功耗更低，同时求值路径短，转换速度也会更快。
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公开(公告)号：CN102722351A
公开(公告)日：2012-10-10
申请号：CN201210175434.6
申请日：2012-05-30
Applicant: 北京大学
IPC: G06F7/52
Abstract: 本发明公开了一种进位保留乘法器，涉及集成电路技术领域，通过对传统进位保留乘法器的分析，发现阵列中两个特殊位置的全加器可以进行逻辑上的化简，进而可以在降低乘法器面积的同时，让速度和功耗都得到优化。另外考虑到产生部分积的与门阵列中，每一行与门都有一个公共信号，于是可以共用下拉的NMOS管来降低晶体管数量。结合这两种方式构建出一种新的简化的进位保留乘法器。仿真结果表明与传统进位保留乘法器相比，本发明能降低功耗延迟积达12.41％。由于改进后的进位保留乘法器仍然保持了阵列乘法器本身结构规整的优越性，所以仍然适用于大规模集成电路的设计。同时其速度和功耗方面的优势又可以进一步提高电路系统的性能。
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公开(公告)号：CN102684679A
公开(公告)日：2012-09-19
申请号：CN201210182742.1
申请日：2012-06-05
Applicant: 北京大学
IPC: H03K19/094
Abstract: 本发明涉及集成电路技术领域，公开了一种基于延迟的双轨预充逻辑输出转换器，包括5个PMOS管P1～P5，4个NMOS管N1～N4，以及2个反相器F1～F2。其实现DDPL到CMOS转换的功能，结构简单，数据路径也不长，更重要的是其结构对称，处理不同数据时的功耗性能一致，DPA防御性能更优。
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