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公开(公告)号：CN115904507A
公开(公告)日：2023-04-04
申请号：CN202211411460.4
申请日：2022-11-11
Applicant: 上海交通大学
Abstract: 本发明提供了一种面向CGRA的多精度小面积SIMD运算系统、方法、介质及设备，包括编码模块、累加模块和溢出处理模块，编码模块由编码单元、选择器和解码选择单元组成，通过基于Booth算法进行编码操作，并基于模式选择进行数据的解码得到部分积结果；累加模块由多块部分积压缩组成，基于模式选择将不同块的部分积压缩结果进行求和拼接；溢出处理模块通过将累加模块结果进行溢出处理，得到最后的截位数据。本发明的工作精度可以配置，能够支持目前主流的32比特和8比特位宽神经网络应用的高速部署工作，拥有较高的资源利用率，另外通过三级流水的方式进行数据运算处理，保证了1GHz的工作频率。
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公开(公告)号：CN109918339B
公开(公告)日：2023-03-10
申请号：CN201910134103.X
申请日：2019-02-22
Applicant: 上海交通大学
IPC: G06F15/80
Abstract: 本发明公开了一种针对粗粒度可重构结构的基于相似性的指令压缩方法，涉及计算机指令优化领域，包括1)利用原有的粗粒度可重构编译技术得到数据流图；2)通过原有的粗粒度可重构资源感知映射方法对所述数据流图进行映射；3)通过映射算法和基本指令集结构，对所述数据流图的映射结果进行指令优化配置；4)根据所述基本指令集结构，制定指令优化规则，针对每一个运算单元的指令进行分割，提取并压缩后存入全局指令存储器中；5)根据所述指令优化规则，设计指令存储控制器；6)通过所述指令存储控制器读取所述全局指令存储器中的指令编码，执行指令。本发明应用领域广泛，在指令传输过程中具有更高的性能和面积及功耗优势。
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公开(公告)号：CN115526305A
公开(公告)日：2022-12-27
申请号：CN202211274191.1
申请日：2022-10-18
Applicant: 上海交通大学
Abstract: 本发明公开了一种利用数据稀疏性的神经网络加速方法，涉及面向稀疏性神经网络的加速器领域，包括以下步骤：发出多个2D固定输入块的组合方式给预测电路；同时累加多个输入块的组合方式；生成满足分辨范围的多个组合方式的多热掩码，将满足分辨范围的置1，不满足分辨范围的置0；根据ADC计算能力对候选组合方式进行优先排序；获取计算并行度最高的组合方式，生成激活和输出位置累加信号；更新波前状态和最大预测范围寄存器；更新执行进度同步信号；继续在允许的预测范围中选择数据进行预测和计算。该方法提高了计算效率，节省能耗。
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公开(公告)号：CN114912596A
公开(公告)日：2022-08-16
申请号：CN202210578426.X
申请日：2022-05-13
Applicant: 上海交通大学
Abstract: 本发明提供了一种面向稀疏卷积神经网络的多chiplet系统及其方法，包括：多个分立的用于计算卷积神经网络的chiplet芯片；多个所述分立的chiplet芯片之间通过串行接口相连，用于实现片外数据传输，并封装于同一片有机基板。同时提供了一种相应的终端及介质。本发明提供的面向稀疏卷积神经网络的多chiplet系统及其方法，通过零值检测与负载平衡单元实现高并行低开销的稀疏卷积计算；同时针对多chiplet系统划分卷积任务，优化片间数据访存，实现低延时低成本的神经网络计算架构。
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公开(公告)号：CN109521993B
公开(公告)日：2022-07-01
申请号：CN201811299086.7
申请日：2018-11-02
Applicant: 上海交通大学
IPC: G06F7/505
Abstract: 本发明公开了一种基于忆阻器阵列潜流路径的加法器快速计算方法，包括如下步骤：1)进位潜流路径映射，预先计算RG，RD和RP的状态，确定不同位的进位计算途径；2)构造串行进位链，由于阵列结构无法形成进位传播路径，因此需要定制一条由RP控制的进位传播路径，以应对步骤1)中的RP；3)求和计算各比特位进位计算完成后，通过相应的逻辑实现并行完成所有位的求和计算。本发明基于忆阻器存储阵列的加法器设计，利用HSPICE，新型非易失存储器仿真工具NVSim对本设计进行测试，从计算性能，面积开销和功耗开销三方面都有显著提升。
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Patent Agency Ranking
公开(公告)号：CN112732638B
公开(公告)日：2022-05-06
申请号：CN202110090277.8
申请日：2021-01-22
Applicant: 上海交通大学 , 北京爱奇艺科技有限公司
Abstract: 本发明提供了一种基于CTPN网络的异构加速系统及方法，包括CPU端和FPGA端；所述FPGA端包括第一子图和第二子图，所述CPU端包括第三子图；所述第一子图包括CTPN网络CNN部分，第二子图包括RNN部分，所述第三子图包括CTPN网络剩余部分；所述第一子图和第二子图在FPGA端执行，所述第三子图在CPU端执行；所述FPGA端的输出作为第三子图的输入；所述CPU端最终实现网络推断，并得到最终结果。本发明可以在精度下降很小的情况下，大幅度提高CTPN网络的推断速度，让加速器更好地实现实时场景文字识别的功能。
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公开(公告)号：CN111669137B
公开(公告)日：2022-02-11
申请号：CN202010345198.2
申请日：2020-04-27
Applicant: 上海交通大学
Abstract: 本发明提供了一种自适应可变增益延时放大器，其包括：双路自适应脉冲收缩电路，用于接收两路脉冲信号，并在两路脉冲信号的延时大于阈值时对两路脉冲信号之间的延时进行收缩，使其延时适配于所述可变增益延时放大电路的输入可变范围；可变增益延时放大电路，基于RS锁存器的亚稳态效应对所述双路自适应脉冲收缩电路输出的双路脉冲信号的延时进行放大。本发明提供的延时放大器的实现和控制方式，具有结构简单、增益可控、稳定性强的优点；采用双路自适应脉冲收缩单元对输入进行预处理的方式，线性区间与动态增益的提升，且增益可控。
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公开(公告)号：CN112486008B
公开(公告)日：2021-12-07
申请号：CN202011443031.6
申请日：2020-12-11
Applicant: 上海交通大学
IPC: G04F10/00
Abstract: 本发明提供了一种基于TDC的低资源消耗分辨率可调时间测量统计系统及方法，包括：TDC模块、采样模块、统计模块以及控制模块；所述TDC模块与采样模块相连；所述统计模块与采样模块相连；所述控制模块与TDC模块、采样模块、统计模块分别相连；所述控制模块能够完成TDC模块的初始化；所述控制模块能够对统计模块中分仓寄存单元和存储单元的读写时序进行控制。本发明的测量分辨率可调，单次测量能够完成数百个stop信号采样。另外，统计模块中采用的分仓统计和定时筛选存储方法降低了硬件资源消耗，适合应用中多路测量的需求。
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公开(公告)号：CN112698954A
公开(公告)日：2021-04-23
申请号：CN202110049464.1
申请日：2021-01-14
Applicant: 上海交通大学
IPC: G06F9/50
Abstract: 本发明提供了一种基于子图解耦的粗粒度可重构阵列调度方法，涉及计算机协处理器加速器领域，包括子图解耦模块、动态配置切换模块、子图调度器，其中，所述子图解耦模块是针对程序中的非一致性控制流，将数据流图解耦成子图依次执行；所述动态配置切换模块是设计了一种多米诺骨牌式的配置切换机制，降低动态配置切换的开销；所述子图调度器是通过监测片上缓存中子缓存(bank)的空满状态，对子图的执行顺序进行动态调度。利用本发明提供的算法，可以提高阵列计算单元(PE)利用率，降低子图切换的开销。
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