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公开(公告)号：CN107450653A
公开(公告)日：2017-12-08
申请号：CN201710771529.7
申请日：2017-08-31
Applicant: 电子科技大学 , 电子科技大学广东电子信息工程研究院
IPC: G05F3/26
CPC classification number: G05F3/26
Abstract: 本发明涉及集成电路技术。本发明解决了现有电压前馈电流产生电路耐压不够的问题，提供了一种电压前馈电流产生电路，其技术方案可概括为：电压前馈电流产生电路，包括电流输出端、运算放大器、LDMOS耐压管一、LDMOS耐压管二、电压输入端、固定电平输入端、电流源、低压电源电压输入端、增强型PMOS管一、增强型PMOS管二。本发明的有益效果是，电路结构简单，且功耗较小，节约版图面积，合理的使用了耐压管解决了传统电路的耐压问题，适用于电压前馈电流产生电路。
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公开(公告)号：CN107402594A
公开(公告)日：2017-11-28
申请号：CN201710773696.5
申请日：2017-08-31
Applicant: 电子科技大学 , 电子科技大学广东电子信息工程研究院
IPC: G05F1/56
CPC classification number: G05F1/56
Abstract: 本发明涉及集成电路技术。本发明解决了现有低压差线性稳压器功耗较大的问题，提供了一种实现高电源电压转变的低功耗低压差线性稳压器，其技术方案可概括为：实现高电源电压转变的低功耗低压差线性稳压器，包括外部电源输入端、电压输出端、PMOS管一、PMOS管二、NJFET耐压管一、NJFET耐压管二、NMOS管一、NMOS管二、耗尽型NMOS管、二极管、电阻一及电阻二。本发明的有益效果是，其避免使用误差放大器及带隙基准源，电路结构简单，功耗较小，能够实现高压电源的变换，适用于低压差线性稳压器。
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公开(公告)号：CN106876456A
公开(公告)日：2017-06-20
申请号：CN201710110599.8
申请日：2017-02-28
Applicant: 电子科技大学 , 电子科技大学广东电子信息工程研究院
IPC: H01L29/739 , H01L29/40 , H01L29/423
CPC classification number: H01L29/7393 , H01L29/40 , H01L29/4232
Abstract: 本发明提供一种低关断损耗双栅SOI‑LIGBT器件结构，包括从下至上依次设置的P型衬底、埋氧层二氧化硅、N型漂移区、P型阱区、N‑buffer层、氧化层；P型阱区内部上方设有两个N型源端以及P型接触区；N‑buffer层内部上方设有N型阳极区；在N型漂移区的内部设有N型埋层、和/或P型埋层；本发明使器件结构的导通电阻得到降低；在关断过程中使得VA上升的速率在P型埋层未被耗尽之前更缓慢，在P型层耗尽完全时VA剧增；在耗尽区靠近P型埋层的边界时，给在漂移区储存的空穴提供了一个良好的泄放通道，导致储存的空穴载流子排除速度加快，拖尾时间降低；基于这两个效应，本发明结构的关断损耗得到大幅度的降低。
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公开(公告)号：CN106847882A
公开(公告)日：2017-06-13
申请号：CN201710108573.X
申请日：2017-02-27
Applicant: 电子科技大学 , 电子科技大学广东电子信息工程研究院
IPC: H01L29/06 , H01L29/739
Abstract: 本发明提供一种SOI‑LIGBT器件，其元胞结构包括：衬底、埋氧层、厚介质层、厚硅层N型漂移区、P阱区、P型重掺杂发射极区和N型重掺杂区、超薄顶层硅N型漂移区、N型buffer区、P型重掺杂集电极区、发射极接触电极、集电极接触电极、栅氧化层、多晶硅栅；本发明利用介质场增强理论增强埋层电场，从而提高SOI器件的纵向击穿电压；在靠近源端发射极区域采用厚硅层N型漂移区来降低器件比导通电阻，对于超薄顶层硅N型漂移区和厚硅层N型漂移区分别采用横向线性变掺杂，调整表面电场分布，使其在保持器件高的击穿电压的同时，极大地降低了比导通电阻。
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公开(公告)号：CN106684136A
公开(公告)日：2017-05-17
申请号：CN201710110260.8
申请日：2017-02-27
Applicant: 电子科技大学 , 电子科技大学广东电子信息工程研究院
IPC: H01L29/739 , H01L29/06
Abstract: 本发明提供一种SOI横向绝缘栅双极晶体管，其元胞结构包括：衬底、埋氧层、厚介质层、厚硅层N型漂移区、P阱区、P型重掺杂发射极区和N型重掺杂区、超薄顶层硅N型漂移区、N型buffer区、P型重掺杂集电极区、发射极接触电极、集电极接触电极、栅氧化层、多晶硅栅、P条、N条；本发明利用介质场增强理论增强埋层电场，从而提高SOI器件的纵向击穿电压；在靠近源端发射极区域采用厚硅层N型漂移区来降低器件比导通电阻，对于超薄顶层硅N型漂移区和厚硅层N型漂移区分别采用横向线性变掺杂，调整表面电场分布，使其在保持器件高的击穿电压的同时，极大地降低了比导通电阻。
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Patent Agency Ranking
公开(公告)号：CN114564907B
公开(公告)日：2024-10-01
申请号：CN202210195724.0
申请日：2022-03-01
Applicant: 电子科技大学 , 电子科技大学广东电子信息工程研究院
IPC: G06F30/367 , H01L29/778
Abstract: 本发明公开一种GaN HEMT器件阈值电压及漏极电流模型的建立方法。本发明以薛定谔泊松方程、费米狄拉克统计为基础，考虑氮化镓HEMT器件高频、高漏源电压开关条件下阈值电压漂移，基于陷阱中心对沟道载流子的捕获与释放效应，将器件阈值电压漂移模型构建为与器件漏源电压和器件开关频率相关，并基于此构建出可适用于不同漏源电压和开关频率下氮化镓高电子迁移率晶体管阈值电压及漏极电流的解析模型。本发明的GaN HEMT器件阈值电压及漏极电流模型建立方法，解决了目前主流模型在电路仿真平台中无法预测GaN HEMT器件在不同频率不同漏源电压下的阈值电压漂移与电流崩塌现象的缺陷，提升了GaN HEMT器件模型对阈值电压及漏极电流的预测精度。
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公开(公告)号：CN117673155A
公开(公告)日：2024-03-08
申请号：CN202311623102.4
申请日：2023-11-29
Applicant: 电子科技大学 , 电子科技大学广东电子信息工程研究院
Abstract: 本发明提供了一种提高抗单粒子效应能力的碳化硅功率器件结构及制备方法，器件结构包括：N+衬底、多层N型缓冲层、N型漂移区、电流扩展层、多层P型掩蔽层、P型阱区、P型源区、中央P型柱、两侧N型源区、嵌入到P型柱中的N型源区、氧化物、多晶硅栅极、源极、漏极。本发明引入了一个嵌入N型源区的P型柱，并在P型柱和P型阱区下方引入了多层P型掩蔽层。多层P型掩蔽层能够快速抽取聚集的大量空穴，从而降低瞬时热功率和增大能量耗散面积，因此降低器件峰值温度，提升器件抗单粒子烧毁能力。嵌入N型源区的P型柱和多层P型掩蔽层也能够快速抽取聚集在JFET区栅氧处的大量空穴，进而降低该处栅氧强电场，改善器件抗单粒子栅穿能力。
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公开(公告)号：CN113838918B
公开(公告)日：2023-10-24
申请号：CN202111116215.6
申请日：2021-09-23
Applicant: 电子科技大学 , 电子科技大学广东电子信息工程研究院
IPC: H01L29/06 , H01L29/739 , H01L21/331
Abstract: 本发明提出一种具有载流子浓度增强的超结IGBT器件结构及制作方法，本发明在沟槽栅右侧、P柱上方引入P型浮空区结构，改变了传统超结IGBT中P柱、P型基区和发射极之间的位置关系，阻止了P柱与P型基区及发射极的直接连接，消除了在高柱区浓度下P柱及P型基区对空穴的抽取作用，在不同N、P柱区掺杂浓度下，漂移区内均发生较强的电导调制效应，器件均工作在双极导电模式下，消除了柱区掺杂浓度对正向导通压降的影响。同时P型浮空区的引入减小了器件的的台面宽度，进而提高了发射极一侧的载流子浓度，降低了导通压降。
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公开(公告)号：CN116825813A
公开(公告)日：2023-09-29
申请号：CN202310760768.8
申请日：2023-06-26
Applicant: 电子科技大学 , 电子科技大学广东电子信息工程研究院
Abstract: 本发明提供一种横向高压功率器件的槽型终端结构，包括直线结终端结构和曲率结终端结构；包括漏极N+接触区、Nwell区、N型漂移区、P型衬底、栅极多晶硅、栅氧化层、Pwell区、源极P+接触区、源极N+接触区、介质槽、P型槽底注入区；通过刻槽来引入P型槽底杂质注入，由于电荷平衡，原来由N型漂移区内指向pwell区的电场线，终结到槽底部的P型槽底注入区，从来增大了终端结构指头区域的曲率结，缓解了因曲率半径小而导致的提前击穿情况，而且介质槽使得该连接处不再有电荷的运动，也能够避免电场线的集中造成的器件提前击穿，并且该结构可以将指头的面积变小，有利于减小芯片面积。
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公开(公告)号：CN116631993A
公开(公告)日：2023-08-22
申请号：CN202310672586.5
申请日：2023-06-07
Applicant: 电子科技大学 , 电子科技大学广东电子信息工程研究院
IPC: H01L25/07 , H01L23/495 , H01L23/373
Abstract: 本发明涉及功率半导体技术，特别涉及一种GaN功率器件多芯片堆叠封装结构。GaN功率器件多芯片堆叠封装结构包括GaN芯片、衔接板和底座基板。衔接板上有通孔和三个电极，第一和第二电极设置在衔接板的正面，第三电极则通过通孔设置在衔接板的背面；GaN芯片设置在衔接板上，GaN芯片的栅极和第一电极电性连接，GaN芯片的源极和漏极分别与第二和第三电极电性连接；衔接板可固定插入到底座基板上，GaN芯片可进行堆叠分布，并与底座基板对应的电极部分电性连接。相比于传统的GaN功率器件封装形式，本发明能够进一步减小PCB板上的占用面积，提高器件的功率密度。
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