公开(公告)号：CN113270423B

公开(公告)日：2023-06-23

申请号：CN202110501152.X

申请日：2021-05-08

Applicant: 电子科技大学

Inventor： 乔明 ,  冯廓 ,  周锌 ,  贺雅娟 ,  张波

IPC: H01L27/12 ,  H01L23/552 ,  H01L21/84

Abstract: 一种抗辐射SOI器件及制造方法，属于半导体制造技术领域。本发明抗辐射SOI器件，采用埋氧化层和隔离槽的结构，实现了器件间的全隔离，避免了寄生P‑N‑P‑N结构引起的闩锁效应，提高了电路抗单粒子效应和瞬时剂量率效应能力。在阱区底部设置高浓度的埋层，减弱了埋氧化层正电荷对器件背沟特性的影响，可以抑制背沟开启和背栅击穿，提高器件抗总剂量效应能力。部分场氧结构减小了场氧化层的面积，使总剂量效应在场氧化层内产生的正电荷总量减少，因而减小了总剂量效应对器件的影响。

公开(公告)号：CN116110939A

公开(公告)日：2023-05-12

申请号：CN202211694591.8

申请日：2022-12-28

Applicant: 电子科技大学

Inventor： 周锌 ,  疏鹏 ,  陈浪涛 ,  乔明 ,  张波

IPC: H01L29/06 ,  H01L29/36 ,  H01L29/73 ,  H01L29/737 ,  H01L23/552

Abstract: 本发明提供了一种抗辐射的高压纵向三极管结构，该器件包括第二导电类型发射区第一导电类型阱区第二导电类型阱区第二导电类型埋层区第一导电类型衬底第一导电类型分段注入区、浅槽隔离氧化层、第二导电类型发射极注入区、第一导电类型基极注入区、第二导电类型集电极注入区、发射极金属电极，基极金属电极、集电极金属电极；本发明通过在发射结基区一侧表面引入高掺杂P型区，削弱了总剂量辐射致陷阱电荷对发射结注入效率的影响，从而阻止了基区表面复合电流的增加，抑制了器件共发射极电流放大系数的退化，并且通过发射结基区一侧表面高掺杂P型注入采用z轴方向的分段结构，削弱三极管初始的共发射极电流放大系数的下降。

公开(公告)号：CN113675274A

公开(公告)日：2021-11-19

申请号：CN202110996942.X

申请日：2021-08-27

Applicant: 电子科技大学

Inventor： 周锌 ,  王钊 ,  陈星江 ,  耿立明 ,  王卓 ,  乔明 ,  张波

IPC: H01L29/78 ,  H01L23/552 ,  H01L29/06

Abstract: 本发明提供一种低辐射漏电高压Double RESURF LDMOS器件结构，该器件包括AB、AC和AD三个不同截面结构。相比传统高压Double RESURF LDMOS器件结构，本发明在器件元胞区和非元胞区交界处的两侧，即AB和AC截面，将第一导电类型顶层结构延伸至与第一导电类型阱区相切，从而切断了辐射漏电途径，避免了总剂量辐射引起的泄漏电流增大的问题，提高了器件抗总剂量辐射能力。

公开(公告)号：CN109411541A

公开(公告)日：2019-03-01

申请号：CN201811290760.5

申请日：2018-10-31

Applicant: 电子科技大学

Inventor： 周锌 ,  赵凯 ,  马阔 ,  王睿迪 ,  乔明 ,  张波

IPC: H01L29/78 ,  H01L29/739 ,  H01L29/40 ,  H01L29/06

Abstract: 本发明提供一种具有低比导通电阻的横向高压器件，包括第二型掺杂杂质半导体衬底、第一型掺杂杂质漂移区、第二型掺杂杂质阱区、第二型掺杂杂质接触区、第一型掺杂杂质源区、第一型掺杂杂质阱区、第一型掺杂杂质漏区、介质层、多晶硅栅、源极金属和漏极金属；在所述第二型掺杂杂质阱区到第一型掺杂杂质阱区之间区域的正上方及左右两侧的介质层中还设置有n个电极，n≥2，n个电极中任意两电极在第二型掺杂杂质阱区到第一型掺杂杂质阱区的方向上的投影之间有间隔，且每个电极偏置在固定不同的电位，本发明提供的横向高压器件可在提高器件耐压的同时降低器件的导通电阻，有效缓解了横向高压器件导通电阻与耐压之间的矛盾。

公开(公告)号：CN105047693B

公开(公告)日：2018-09-21

申请号：CN201510475514.7

申请日：2015-08-05

Applicant: 电子科技大学

Inventor： 乔明 ,  王裕如 ,  代刚 ,  张晓菲 ,  周锌 ,  何逸涛 ,  张波

IPC: H01L29/06 ,  H01L29/78

Abstract: 本发明属于半导体技术领域，具体的说涉及一种横向高压功率器件的结终端结构。本发明的结构，直线结终端结构和曲率结终端结构相连部分，在Y方向，P型埋层超出N型漂移区距离为5微米；同时P型埋层还超出N型掺杂层3微米。在实际工艺中，N型漂移区2通过离子注入形成，在退火推结后，N型漂移区会向Y方向扩散，将P型埋层超出N型漂移区2一些距离，使得扩散出去的N型漂移区有P型杂质耗尽，这样，在直线结终端结构和曲率结终端结构相连部分，电荷不平衡的问题得以改善，从而得到更优化的击穿电压。本发明的有益效果为，改善直线结终端结构与曲率结终端结构相连部分电荷不平衡的问题，避免器件提前击穿，从而得到最优化的击穿电压。

公开(公告)号：CN107978632A

公开(公告)日：2018-05-01

申请号：CN201711235719.3

申请日：2017-11-30

Applicant: 电子科技大学

Inventor： 周锌 ,  袁章亦安 ,  李珂 ,  乔明

IPC: H01L29/423 ,  H01L29/78

Abstract: 本发明提供一种多沟道的横向高压器件，其元胞结构集成在第一导电类型半导体衬底上，包括埋氧层、第二导电类型半导体漂移区、槽结构，第一导电类型半导体体区、第二导电类型半导体源区、第一导电类型半导体接触区三者形成一个体区单元，器件包括至少一个体区单元，在槽结构中设有多栅极金属结构，多栅极金属结构包括至少两个金属栅极，多栅极金属结构在第一导电类型半导体体区内部提供了至少两个沟道，给载流子提供了低阻通道，本发明采用槽多栅的结构增加了沟道数目，增加了器件的导电通路，极大地降低了器件的导通电阻，缓解比导通电阻和耐压的矛盾关系，在相同芯片面积的情况下具有更小的导通电阻。

公开(公告)号：CN102779821B

公开(公告)日：2015-04-15

申请号：CN201210268621.9

申请日：2012-07-31

Applicant: 电子科技大学

Inventor： 乔明 ,  温恒娟 ,  向凡 ,  何逸涛 ,  周锌 ,  张波 ,  李肇基

IPC: H01L27/08 ,  H01L29/06 ,  H01L29/08 ,  H01L29/78 ,  G01R19/00

Abstract: 一种集成了采样电阻的电流检测LDMOS器件，属于半导体功率器件技术领域。包括集成于同一半导体芯片的主功率LDMOS器件（100）、电流检测LDMOS器件（101）和采样电阻（102）。通过控制主功率LDMOS器件和电流检测LDMOS器件的沟道区宽度之比实现电流采样；主功率LDMOS器件和电流检测LDMOS器件共用漏极结构以节省芯片面积；短接主功率LDMOS器件和电流检测LDMOS器件各自的P+接触区和N+接触区，并且将电流检测LDMOS器件的P型体区做在一个N阱中、使得电流检测LDOMS器件的P型体区与衬底完全隔离，实现了电流检测LDMOS器件的源极电压浮动且消除了衬底去偏置效应；另外将采样电阻同时集成可避免外接采样电阻带来的噪声影响，使得电流检测LDMOS器件对主功率LDMOS器件电流进行准确采样。

公开(公告)号：CN103985758A

公开(公告)日：2014-08-13

申请号：CN201410194278.7

申请日：2014-05-09

Applicant: 电子科技大学

Inventor： 乔明 ,  周锌 ,  祁娇娇 ,  张波

IPC: H01L29/78 ,  H01L29/06

CPC classification number: H01L29/407

Abstract: 本发明涉及半导体功率器件领域，具体的说是提出一种减小热载流子效应的横向高压器件。本发明为了克服传统横向高压器件的热载流子效应问题，在第一导电类型阱区中设置有轻掺杂的第一导电类型缓冲区，由于轻掺杂浅第一导电类型缓冲区的引入，减小了引入区域的第一导电类型阱区附近的电场强度，从而也就减小了热载流子注入到氧化层，器件由于热载流子效应造成的损伤降低，器件寿命增加。本发明尤其适用于横向高压器件。

公开(公告)号：CN103915503A

公开(公告)日：2014-07-09

申请号：CN201410127301.0

申请日：2014-03-31

Applicant: 电子科技大学

Inventor： 乔明 ,  李燕妃 ,  代刚 ,  文帅 ,  周锌 ,  张波

IPC: H01L29/78 ,  H01L29/06 ,  H01L21/336

CPC classification number: H01L29/0619 ,  H01L29/063 ,  H01L29/66681 ,  H01L29/7823

Abstract: 本发明涉及半导体功率器件技术领域，涉及一种横向高压MOS器件及其制造方法。本发明的横向高压器件，其元胞结构包括第一导电类型半导体衬底、设置在第一导电类型半导体衬底中的第二导电类型半导体注入漂移区以及源区和漏区，在第二导电类型半导体注入漂移区上还设置有第二导电类型半导体外延漂移区，所述源区和漏区分别设置在第二导电类型半导体外延漂移区上端面，所述第二导电类型半导体外延漂移区由自下而上依次层叠设置的多个第二导电类型半导体外延子漂移区构成。本发明的有益效果为，极大地降低了器件的导通电阻，缓解比导通电阻和耐压的矛盾关系。本发明尤其适用于横向高压MOS器件。

公开(公告)号：CN103531586A

公开(公告)日：2014-01-22

申请号：CN201310526025.0

申请日：2013-10-30

Applicant: 电子科技大学

Inventor： 乔明 ,  李燕妃 ,  张昕 ,  叶珂 ,  周锌 ,  张波

IPC: H01L27/06 ,  H01L29/36 ,  H01L21/782

Abstract: 本发明涉及半导体技术，具体的说是涉及一种功率半导体器件及其制造方法。本发明的一种功率半导体器件，其特征在于将第一类高压nLDMOS器件1、第二类高压nLDMOS器件2、第三类高压nLDMOS器件3、第四类高压nLDMOS器件4、第五类高压nLDMOS器件5、第六类高压nLDMOS器件6、低压NMOS器件7、低压PMOS器件8和低压NPN器件9集成于同一芯片上。本发明的有益效果为，衬底10上实现nLDMOS、低压NMOS、低压PMOS和低压NPN的单片集成，为高压器件提供了低阻的导电通道，提高器件的电导率，大大降低了高压器件的比导通电阻，从而降低芯片的制造成本。本发明尤其适用于功率半导体器件及其制造。