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公开(公告)号：CN111415932A
公开(公告)日：2020-07-14
申请号：CN202010236345.2
申请日：2020-03-30
Applicant: 电子科技大学
Abstract: 本发明提出一种在节省芯片面积、保证低泄漏电流、不额外添置控制电路的情况下，满足高耐压特性的高压自举二极管复合器件结构，所述复合器件可有效代替高压栅驱动芯片中的自举二极管，实现和优化自举二极管的功能。该复合器件由高压JFET和二极管组成，可用于高压栅驱动电路高侧电路的电平位移模块中，其中JFET源极与二极管阴极通过金属相连，由此形成高压自举二极管复合器件。版图布局方面，该复合器件与用于电平位移的分区RESURF结构或自屏蔽结构的LDMOS组合形成高侧电路环岛，与岛内的高压电路形成高侧电路，共同控制高侧功率晶体管的开启与关断。
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公开(公告)号：CN113517354A
公开(公告)日：2021-10-19
申请号：CN202110475900.1
申请日：2021-04-29
Applicant: 电子科技大学
IPC: H01L29/808 , H01L29/06
Abstract: 本发明提供一种高压JFET器件，包括p型衬底、n型漂移区、p型体区、p+区、第一p型降场层、第二p型降场层、n+有源区、n+漏区、场氧化层、n型漂移区、多晶硅栅；n型漂移区内部表面n+源区和p型体区之间包括多个可变掺杂区，多个可变掺杂区沿Y方向、或者X方向交替分布，相邻可变掺杂区之间为p型衬底，可变掺杂区为条形或块状；本发明在器件尺寸不变的前提下，在JFET中引入了一个稀释电阻区域，以减轻空间电荷调制效应，从而增大器件的开态击穿电压。
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公开(公告)号：CN111370467A
公开(公告)日：2020-07-03
申请号：CN202010233735.4
申请日：2020-03-30
Applicant: 电子科技大学
Abstract: 本发明提供一种半导体器件及其制造方法，包括集成于同一芯片上的第一类高压nLDMOS器件、第一类高压pLDMOS器件、第二类高压nLDMOS器件、第二类高压pLDMOS器件、低压NMOS器件、低压PMOS器件和低压NPN器件；第一p型降场层位于表面使得导电通道下移，从而减小热载流子效应，提高了器件可靠性，n型重掺杂层、p型降场层、n型深阱、p型阱、p型衬底形成多重RESURF结构，降低了高压器件的比导通电阻，从而降低芯片的制造成本。本发明在相同芯片面积的情况下具有更小的导通电阻，对比传统无n型重掺杂层的结构，本发明的n型重掺杂层能使器件的导通电阻和动态电阻减小，nLDMOS器件还具有输入阻抗高、输出阻抗低等特点。
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公开(公告)号：CN107978632A
公开(公告)日：2018-05-01
申请号：CN201711235719.3
申请日：2017-11-30
Applicant: 电子科技大学
IPC: H01L29/423 , H01L29/78
Abstract: 本发明提供一种多沟道的横向高压器件，其元胞结构集成在第一导电类型半导体衬底上，包括埋氧层、第二导电类型半导体漂移区、槽结构，第一导电类型半导体体区、第二导电类型半导体源区、第一导电类型半导体接触区三者形成一个体区单元，器件包括至少一个体区单元，在槽结构中设有多栅极金属结构，多栅极金属结构包括至少两个金属栅极，多栅极金属结构在第一导电类型半导体体区内部提供了至少两个沟道，给载流子提供了低阻通道，本发明采用槽多栅的结构增加了沟道数目，增加了器件的导电通路，极大地降低了器件的导通电阻，缓解比导通电阻和耐压的矛盾关系，在相同芯片面积的情况下具有更小的导通电阻。
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公开(公告)号：CN111370467B
公开(公告)日：2023-09-29
申请号：CN202010233735.4
申请日：2020-03-30
Applicant: 电子科技大学
Abstract: 本发明提供一种半导体器件及其制造方法，包括集成于同一芯片上的第一类高压nLDMOS器件、第一类高压pLDMOS器件、第二类高压nLDMOS器件、第二类高压pLDMOS器件、低压NMOS器件、低压PMOS器件和低压NPN器件；第一p型降场层位于表面使得导电通道下移，从而减小热载流子效应，提高了器件可靠性，n型重掺杂层、p型降场层、n型深阱、p型阱、p型衬底形成多重RESURF结构，降低了高压器件的比导通电阻，从而降低芯片的制造成本。本发明在相同芯片面积的情况下具有更小的导通电阻，对比传统无n型重掺杂层的结构，本发明的n型重掺杂层能使器件的导通电阻和动态电阻减小，nLDMOS器件还具有输入阻抗高、输出阻抗低等特点。
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Patent Agency Ranking
公开(公告)号：CN115692468A
公开(公告)日：2023-02-03
申请号：CN202211257090.3
申请日：2022-10-14
Applicant: 电子科技大学
Abstract: 本发明提供一种SOI功率半导体器件，通过在衬底设置与漂移区相反类型掺杂的区域作为背栅，在SOI层上方设置栅极材料，二者共同构成了该功率半导体器件的栅电极，实现对器件开关的控制。同时本发明根据该功率半导体器件，在衬底设置相反掺杂类型的阱区，以此来提供了不同电压等级拓展的方案。本发明针对SOI器件，提供具有夹断电压不依赖于工艺偏差、不牺牲导电通路面积特性的功率半导体器件。
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公开(公告)号：CN113394291A
公开(公告)日：2021-09-14
申请号：CN202110476270.X
申请日：2021-04-29
Applicant: 电子科技大学
Abstract: 本发明提供一种横向功率半导体器件，包括：位于器件底部的第一类型掺杂衬底、第二类型掺杂漂移区、第二类型重掺杂漏区，第一类型掺杂体区；第一类型重掺杂体接触区和第二类型重掺杂源区，第二类型重掺杂源区的右侧为介质层；介质层在第一类型掺杂体区中沿纵向间隔排布，纵向上相邻介质层之间为第一类型掺杂体区；多晶硅至少右侧被介质层包围。本发明相较于传统槽栅器件，引入了横向沟道，增大了电流密度，实现较小的沟道导通电阻。本发明的一些实施例在此基础上，进一步减小栅漏电容，实现较好的频率特性，以及用RESURF技术进一步降低漂移区导通电阻。
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公开(公告)号：CN111430346A
公开(公告)日：2020-07-17
申请号：CN202010236357.5
申请日：2020-03-30
Applicant: 电子科技大学
IPC: H01L27/06 , H01L29/06 , H01L21/761
Abstract: 本发明提供一种集成高、低压器件的功率集成半导体器件结构，主要包括集成于同一P型衬底上的高压LDMOS器件、高压JFET器件、高压隔离环、高压电阻、中压二极管、低压对称型PMOS管、低压对称型NMOS管、低压NPN管，低压非对称型NMOS管以及低压非对称型PMOS管。各器件之间通过对通隔离结构实现隔离。同时，通过与RESURF技术相结合，优化功率集成半导体器件高压部分的击穿电压。
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公开(公告)号：CN111968973B
公开(公告)日：2023-09-22
申请号：CN202010884171.0
申请日：2020-08-28
Applicant: 电子科技大学
Abstract: 本发明提供一种集成有SG‑VDMOS的BCD半导体器件，能够在一块芯片上同时集成两类JFET、两类VDMOS、LIGBT、七类LDMOS、低压NMOS、低压PMOS、低压NPN、低压PNP及四类二极管等二十类半导体器件，将应用在模拟电路中的Bipolar器件、开关电路中的功率器件、逻辑电路中的CMOS器件等各类横纵向器件集成到一起，节约成本的同时极大提高芯片集成度。不同于传统器件结构，该发明集成包含了槽型JFET、槽栅LIGBT、槽栅VDMOS、快恢复二极管，所集成的SG‑VDMOS与常规VDMOS相比能有效降低栅漏电容，降低了开关损耗，提升了开关速度，通过超结自然形成的槽状隔离结构贯穿整个漂移区将各个器件完全隔离，能够同时兼顾高的关断耐压和低的导通电阻，所述制造方法简单，工艺难度相对较低，构成的BCD器件可以用于消费电子、显示驱动等多种产品中。
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公开(公告)号：CN113517354B
公开(公告)日：2023-04-28
申请号：CN202110475900.1
申请日：2021-04-29
Applicant: 电子科技大学
IPC: H01L29/808 , H01L29/06
Abstract: 本发明提供一种高压JFET器件，包括p型衬底、n型漂移区、p型体区、p+区、第一p型降场层、第二p型降场层、n+有源区、n+漏区、场氧化层、n型漂移区、多晶硅栅；n型漂移区内部表面n+源区和p型体区之间包括多个可变掺杂区，多个可变掺杂区沿Y方向、或者X方向交替分布，相邻可变掺杂区之间为p型衬底，可变掺杂区为条形或块状；本发明在器件尺寸不变的前提下，在JFET中引入了一个稀释电阻区域，以减轻空间电荷调制效应，从而增大器件的开态击穿电压。
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