公开(公告)号：CN112542507A

公开(公告)日：2021-03-23

申请号：CN202010092192.9

申请日：2020-02-14

Applicant: 株式会社东芝 ,  东芝电子元件及存储装置株式会社

Inventor： 河野洋志 ,  蟹江创造 ,  深津茂人 ,  铃木拓马

IPC: H01L29/06 ,  H01L29/78

Abstract: 实施方式的半导体装置具备碳化硅层，该碳化硅层具有元件区域和设置在元件区域的周围的末端区域，末端区域具有沿第1方向延伸的第1直线部、沿第2方向延伸的第2直线部、以及第1直线部与第2直线部之间的角部，并且末端区域具有：第2导电型的第2碳化硅区域，包围元件区域，呈由第1点部和第1空间部构成的点线状，角部的第1点部所占的比例大于第1直线部的第1点部所占的比例；以及第2导电型的第3碳化硅区域，包围第2碳化硅区域，呈由第2点部和第2空间部构成的点线状，角部的第2点部所占的比例大于第1直线部的第2点部所占的比例。

公开(公告)号：CN106531799B

公开(公告)日：2020-07-03

申请号：CN201610064394.6

申请日：2016-01-29

Applicant: 株式会社东芝

Inventor： 铃木拓马 ,  河野洋志

IPC: H01L29/78 ,  H01L29/06

Abstract: 实施方式的半导体装置包括：SiC层，具有第1面及第2面；栅极绝缘膜，设置于第1面上；栅极电极，设置于栅极绝缘膜上；第1导电型的第1SiC区域，设置于SiC层内，且一部分设置于第1面；第2导电型的第2SiC区域，设置于第1SiC区域内，且一部分设置于第1面；第1导电型的第3SiC区域，设置于第2SiC区域内，且一部分设置于第1面；及第1导电型的第4SiC区域，设置于第2SiC区域与栅极绝缘膜之间，在第1面由第2SiC区域夹着，且在第1面设置于第1SiC区域与第3SiC区域之间。

公开(公告)号：CN110911470A

公开(公告)日：2020-03-24

申请号：CN201910110909.5

申请日：2019-02-12

Applicant: 株式会社东芝 ,  东芝电子元件及存储装置株式会社

Inventor： 大桥辉之 ,  河野洋志 ,  古川大

IPC: H01L29/06 ,  H01L29/78 ,  H01L27/06

Abstract: 实施方式的半导体装置具备：具有第1面和第2面的碳化硅层、第1面侧的第1电极、第2面侧的第2电极、第1导电型的第1碳化硅区域、第1碳化硅区域与第1面之间的第2导电型的第2碳化硅区域及第3碳化硅区域、第1碳化硅区域与第2碳化硅区域之间的第1导电型浓度比第1碳化硅区域高的第5碳化硅区域、第1碳化硅区域与第3碳化硅区域之间的第1导电型浓度比第1碳化硅区域高的第6碳化硅区域、第5碳化硅区域与第6碳化硅区域之间的第1导电型浓度比第5碳化硅区域及第6碳化硅区域低的第7碳化硅区域、第7碳化硅区域与第1面之间的和第1电极接触的第1导电型的第8碳化硅区域、栅极电极、以及栅极绝缘层。

公开(公告)号：CN104425565B

公开(公告)日：2017-11-28

申请号：CN201410060066.X

申请日：2014-02-21

Applicant: 株式会社东芝

Inventor： 河野洋志 ,  尾原亮一

IPC: H01L29/06

CPC classification number: H01L29/872 ,  H01L21/18 ,  H01L29/0619 ,  H01L29/0688 ,  H01L29/0692 ,  H01L29/1608 ,  H01L29/66068 ,  H01L29/66212 ,  H01L29/66333 ,  H01L29/7395 ,  H01L29/7811 ,  H01L29/861 ,  H01L29/8611 ,  H01L2924/12032 ,  H01L2924/12036

Abstract: 本发明的实施方式涉及半导体装置及其制造方法。半导体装置包括第一半导体区域、第二半导体区域、第三半导体区域、第一电极及第二电极。第一半导体区域具有第一导电型。第一电极与第一半导体区域肖特基接合。第二半导体区域具有第二导电型，设置在第一半导体区域与第一电极之间。第三半导体区域具有第二导电型，设置在第一半导体区域与第一电极之间。第三半导体区域与第一电极欧姆接合。第三半导体区域具有第一部分和深度比第一部分浅的第二部分。第三半导体区域的第一半导体区域侧通过第一部分和第二部分构成凹凸形状。第二电极设置在第一半导体区域的与第一电极相反的一侧。

公开(公告)号：CN103681637A

公开(公告)日：2014-03-26

申请号：CN201310077451.0

申请日：2013-03-12

Applicant: 株式会社东芝

Inventor： 高尾和人 ,  河野洋志 ,  菊地拓雄

IPC: H01L25/04

CPC classification number: G05F3/20 ,  H01L2224/49113 ,  H01L2224/49175 ,  H01L2224/73265 ,  H01L2924/1305 ,  H01L2924/13055 ,  H01L2924/13091 ,  H02M7/003 ,  H01L2924/00

Abstract: 根据一个实施例，一种半导体器件包括：基板；第一电路部；和第二电路部。所述第一电路部包括：第一和第二开关元件，及第一和第二二极管。第二电路部包括第三和第四开关元件，及第三和第四二极管。第一开关元件与第二开关元件在第一方向上并置，并与第四开关元件在第二方向上并置。第三开关元件与第四开关元件在第一方向上并置，与第二开关元件在第二方向上并置。电压施加到第一和第三开关元件的电极，与第一电压相反极性的电压施加到第二和第四开关元件的电极。

公开(公告)号：CN103367405A

公开(公告)日：2013-10-23

申请号：CN201210321805.7

申请日：2012-09-03

Applicant: 株式会社东芝

Inventor： 有吉惠子 ,  铃木拓马 ,  河野洋志 ,  四户孝

IPC: H01L29/423 ,  H01L29/78 ,  H01L21/28 ,  H01L21/336

CPC classification number: H01L29/7889 ,  H01L29/045 ,  H01L29/1608 ,  H01L29/407 ,  H01L29/42368 ,  H01L29/66068 ,  H01L29/66825 ,  H01L29/7813

Abstract: 本发明涉及一种半导体装置及其制造方法。根据一个实施例，半导体装置包括第一、第二、第三和第四半导体区、控制电极、浮动电极和绝缘膜。第一区包含碳化硅。第二区设置在第一区上且包含碳化硅。第三区设置在第二区上且包含碳化硅。第四区设置在第三区上且包含碳化硅。控制电极设置在第四区、第三区和第二区中所形成的沟槽中。浮动电极设置在控制电极与沟槽的底表面之间。绝缘膜设置在沟槽与控制电极之间、沟槽与浮动电极之间以及控制电极与浮动电极之间。

公开(公告)号：CN103296062A

公开(公告)日：2013-09-11

申请号：CN201210321993.3

申请日：2012-09-03

Applicant: 株式会社东芝

Inventor： 河野洋志 ,  四户孝 ,  铃木拓马 ,  西尾让司

IPC: H01L29/06 ,  H01L29/78

CPC classification number: H01L29/1608 ,  H01L29/0696 ,  H01L29/086 ,  H01L29/1045 ,  H01L29/1095 ,  H01L29/7395 ,  H01L29/7802

Abstract: 本发明涉及一种半导体装置。根据一个实施例，半导体装置包括第一半导体区域、第二半导体区域、第三半导体区域、第四半导体区域、绝缘膜、控制电极、第一电极和第二电极。第一半导体区域包括碳化硅，并具有第一部分。第二半导体区域设置在第一半导体区域的上侧上，并包括碳化硅。第三半导体区域和第四半导体区域设置在第二半导体区域上，并包括碳化硅。电极设置在膜上。第二半导体区域具有第一区域和第二区域。第一区域与第三半导体区域和第四半导体区域接触。第二区域与第一部分接触。第一区域的杂质浓度高于第二区域的杂质浓度。

公开(公告)号：CN101393934B

公开(公告)日：2010-10-27

申请号：CN200810215916.3

申请日：2008-09-09

Applicant: 株式会社东芝

Inventor： 河野洋志 ,  四户孝 ,  太田千春 ,  西尾让司

IPC: H01L29/78 ,  H01L29/739 ,  H01L29/06 ,  H01L29/423 ,  H01L21/336 ,  H01L21/331

CPC classification number: H01L29/7802 ,  H01L29/086 ,  H01L29/0878 ,  H01L29/0886 ,  H01L29/1095 ,  H01L29/1608 ,  H01L29/66068 ,  H01L29/7395

Abstract: 本发明提供半导体器件及其制造方法，目的是在SiCMOSFET中减小沟道长度的不一致。本发明的半导体器件具备：设置在碳化硅基板上的第1导电类型的第1碳化硅层(2)；形成于第1碳化硅层(2)上的第2导电类型的第2碳化硅层(3)；在第2碳化硅层(3)的表面以预定的间隔相向地设置，具有同一浓度、同一深度的第1导电类型的第1和第2碳化硅区域(4、5)；贯通第1碳化硅区域(1)和第2碳化硅层(3)，到达第1碳化硅层的第3碳化硅区域(9)；在第1和第2碳化硅区域(4、5)上以及被第1和第2碳化硅区域夹着的第2碳化硅层(3)上连续地形成的栅绝缘膜(101)；以及形成于栅绝缘膜(101)上的栅电极(11)。

公开(公告)号：CN119968936A

公开(公告)日：2025-05-09

申请号：CN202480003856.6

申请日：2024-02-16

Applicant: 株式会社东芝 ,  东芝电子元件及存储装置株式会社

Inventor： 朝羽俊介 ,  河野洋志

IPC: H10D30/60 ,  H10D62/10 ,  H10D62/80 ,  H10D8/60

Abstract: 本发明提供能够提高耐压的半导体装置。根据一个实施方式，半导体装置包括第一～第三电极以及第一、第二半导体部。第一半导体部是第一导电型。第一半导体部包含第一～第三半导体区域。第二～第三半导体区域中的第一导电型的杂质浓度比第一半导体区域中的第一导电型的杂质浓度高。第二半导体部包含第一～第四部分。第一～第三部分设置于单元部。第一部分及第三部分具有第一深度。第二部分设置于第一部分与第三部分之间。第二部分具有比所述第一深度浅的第二深度。第一部分设置于第二半导体区域之上，第四部分设置于第三半导体区域之上。

公开(公告)号：CN119836857A

公开(公告)日：2025-04-15

申请号：CN202480003855.1

申请日：2024-02-20

Applicant: 株式会社东芝 ,  东芝电子元件及存储装置株式会社

Inventor： 朝羽俊介 ,  河野洋志

IPC: H10D84/80 ,  H10D30/60 ,  H10D62/80 ,  H10D8/60

Abstract: 提供能够提高特性的半导体装置。根据实施方式，半导体装置包含第一～第三电极、第一～第四半导体部件。第三电极沿着与从第一电极向第二电极的第一方向交叉的第二方向延伸。第一半导体部件为第一导电型。第一半导体部件的第五部分区域与第二电极肖特基接触。第二半导体部件为第二导电型。第三半导体部件为第二导电型。第三半导体部件的第三半导体部分与第二电极电连接。第三半导体部件的杂质浓度比第二半导体部件的杂质浓度高。第四半导体部件为第一导电型。第四半导体部件的第二半导体区域与第二电极电连接。第四半导体部件的杂质浓度比第一半导体部件中的杂质浓度高。