公开(公告)号：CN102420249A

公开(公告)日：2012-04-18

申请号：CN201110277860.6

申请日：2011-09-19

Applicant: 株式会社东芝

Inventor： 大田浩史 ,  角保人 ,  木村淑 ,  铃木纯二 ,  入船裕行 ,  斋藤涉 ,  小野升太郎

IPC: H01L29/78 ,  H01L29/06

CPC classification number: H01L29/78 ,  H01L29/0619 ,  H01L29/0634 ,  H01L29/0638 ,  H01L29/0878 ,  H01L29/1095 ,  H01L29/402 ,  H01L29/42356 ,  H01L29/42372 ,  H01L29/7811 ,  H01L29/7813

Abstract: 一种功率半导体装置，在第一导电型的第一半导体层(1)的第一表面上，相邻接地包括第一柱区域(6)、第二柱区域(10)、及第一导电型的外延层(3)。第一柱区域(6)具有交替配置的多个第二导电型的第一柱层(4)及多个第一导电型的第二柱层(5)，多个第二导电型的第一基极层(11)相隔开地连接在多个第一柱层(4)的各个之上。第二柱区域(10)相邻接地具有第二导电型的第三柱层(7)、第一导电型的第四柱层(8)、及第二导电型的第五柱层(9)。多个第二导电型的第二基极层(12)相隔开地连接在第三柱层及第五柱层的各个之上。多个源极层选择性地形成在多个第一基极层各自的表面。

公开(公告)号：CN102194883A

公开(公告)日：2011-09-21

申请号：CN201110071968.X

申请日：2011-03-18

Applicant: 株式会社东芝

Inventor： 小野升太郎 ,  斋藤涉 ,  薮崎宗久 ,  谷内俊治 ,  渡边美穗

IPC: H01L29/78 ,  H01L29/06 ,  H01L21/336

CPC classification number: H01L29/7802 ,  H01L29/0634 ,  H01L29/0878 ,  H01L29/1095 ,  H01L29/66712

Abstract: 本发明提供导通电阻低的半导体器件及其制造方法。该半导体器件具备：N型的第1半导体层(11)；杂质浓度低于第1半导体层的N型的第2半导体层(12)；在距离第2半导体层的表面为第1深度(X1)处具有比第2半导体层的表面正下方的杂质浓度高的第1峰值杂质浓度Np1的N型的第1埋入层(13)；与第1埋入层相邻，在距离第2半导体层的表面为与第1深度(X1)大致相等的第2深度(X2)处具有第2峰值杂质浓度(Np2)的P型第2埋入层(14)；重叠在第2埋入层(14)的上部的P型的基极层(15)；下表面位于距离第2半导体层的表面为比第1深度(X1)浅的第3深度(X3)处的N型的源极层(17)；隔着栅极绝缘膜(19)形成的栅电极(19)。

公开(公告)号：CN100550416C

公开(公告)日：2009-10-14

申请号：CN200710101016.1

申请日：2003-09-25

Applicant: 株式会社东芝

Inventor： 斋藤涉 ,  大村一郎 ,  木下浩三

IPC: H01L29/06 ,  H01L29/78

CPC classification number: H01L29/7813 ,  H01L29/0634 ,  H01L29/0653 ,  H01L29/0696

Abstract: 本发明公开了一种功率半导体元件，包括：横方向上周期性地形成第1导电型的第1半导体层和第2导电型的第2半导体层的半导体层；以及包含该周期性地形成的半导体层而构成的功率半导体单元；所述第1半导体层的纵方向的杂质量分布和所述第2半导体层的纵方向的杂质量分布有所不同。另外，在述功率半导体单元的主面侧，所述第2半导体层的所述主面侧的面积大于与所述主面相反一面侧的面积，而且，从所述主面侧向与所述主面相反一面侧的纵方向上的杂质浓度的分布是固定的；所述第1半导体层的所述纵方向上的杂质浓度的分布是固定的。

公开(公告)号：CN1329999C

公开(公告)日：2007-08-01

申请号：CN02148229.2

申请日：2002-06-11

Applicant: 株式会社东芝

Inventor： 斋藤涉 ,  大村一郎 ,  山口正一 ,  相田聪 ,  小野升太郎

IPC: H01L29/78 ,  H01L29/00 ,  H01L21/00

CPC classification number: H01L29/7811 ,  H01L21/26586 ,  H01L21/3247 ,  H01L29/0615 ,  H01L29/0619 ,  H01L29/0634 ,  H01L29/0653 ,  H01L29/0696 ,  H01L29/0878 ,  H01L29/1095 ,  H01L29/402 ,  H01L29/41741 ,  H01L29/66712 ,  H01L29/7802 ,  H01L29/7816 ,  H01L29/7824 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 一种半导体器件，第一漂移层(11)形成在漏极层(10)上，二者同为第一导电类型。第一导电类型的第二漂移层(19，33)和第二导电类型的RESURF层(18)形成在第一漂移层(11)上，在与深度方向正交的方向上周期配置。RESURF层(18)通过包含第二漂移层(19，33)和RESURF层(18)的pn结在第二漂移层(19，33)内形成耗尽层。第一漂移层(11)的杂质浓度与第二漂移层(19，33)的杂质浓度不同。基极层(12)选择地形成在第二漂移层(19，33)和RESURF层(18)的表面内。源极层(13)是第一导电类型，选择地形成在基极层(12)的表面内。形成源极来连接基极层(12)和源极层(13)的表面。栅极(15)经栅极绝缘膜(14)形成在位于源极层(13)和第二漂移层(19)之间的基极层(12)上。

公开(公告)号：CN1231978C

公开(公告)日：2005-12-14

申请号：CN03130616.0

申请日：2003-04-28

Applicant: 株式会社东芝

Inventor： 斋藤涉 ,  大村一郎 ,  相田聪

IPC: H01L29/78 ,  H01L29/739

CPC classification number: H01L29/7802 ,  H01L29/0696 ,  H01L29/1095 ,  H01L29/7813

Abstract: 本发明提供一种高速、并且不使用外部电路就能够抑制开关噪音的绝缘栅型半导体装置。包括例如选择性地形成在n-漂移层(11)的表面的多个P基极层(12)，分别形成在各P基极层(12)的表面的n+源极层(13)，形成在n-漂移层(11)的背面侧的n+漏极层(15)，与该n+漏极层(15)连接的漏极(21)，与P基极层(12)及n+源极层(13)连接的多个源电极(22)，通过栅极绝缘膜(23)形成在源电极(22)之间的栅极电极(24)，选择性地设置在该栅极电极(24)下面的n-漂移层(11)的表面、与P基极层(12)的一个连接并具有比P基极层(12)低的不纯物浓度的p层(14)构成。

公开(公告)号：CN102694029B

公开(公告)日：2016-02-03

申请号：CN201210061291.6

申请日：2012-03-09

Applicant: 株式会社东芝

Inventor： 斋藤涉 ,  小野升太郎 ,  仲敏行 ,  谷内俊治 ,  渡边美穗 ,  山下浩明

IPC: H01L29/78 ,  H01L29/06

CPC classification number: H01L29/7811 ,  H01L21/266 ,  H01L29/0619 ,  H01L29/0634 ,  H01L29/0696 ,  H01L29/0865 ,  H01L29/0878 ,  H01L29/1095 ,  H01L29/41741 ,  H01L29/66712

Abstract: 实施方式的半导体元件，具备：在第1半导体层之上，沿着与第1半导体层的主面平行的方向，分别周期性地排列了第2半导体层和第3半导体层的周期的排列构造；设置在第3半导体层之上的第4半导体层；选择性地设置在第4半导体层的表面的第5半导体层；控制电极；设置在周期的排列构造的外侧的第1半导体层之上、且杂质浓度低于周期的排列构造所含的杂质浓度的第6半导体层；与第1半导体层电连接的第1主电极；与第4半导体层和第5半导体层连接的第2主电极。从与第1半导体层的主面垂直的方向看，第2半导体层和第3半导体层分别呈点状地配置，周期的排列构造的最外周的周期构造不同于最外周以外的周期的排列构造的周期构造。

公开(公告)号：CN104916682A

公开(公告)日：2015-09-16

申请号：CN201410447217.7

申请日：2014-09-04

Applicant: 株式会社东芝

Inventor： 斋藤涉 ,  齐藤泰伸

IPC: H01L29/778 ,  H01L29/205 ,  H01L29/36

CPC classification number: H01L29/1066 ,  H01L29/0657 ,  H01L29/2003 ,  H01L29/402 ,  H01L29/41766 ,  H01L29/423 ,  H01L29/42316 ,  H01L29/7786

Abstract: 本发明提供一种实现常断开动作的半导体装置。实施方式的半导体装置包括：第1半导体层，包含AlXGa1-XN；第2半导体层，设于第1半导体层上，且包含非掺杂或n型AlYGa1-YN；第1电极，设于第2半导体层上；第2电极，设于第2半导体层上；第3半导体层，离开第1电极及第2电极而设于第2半导体层上的第1电极与第2电极之间，且包含p型AlZGa1-ZN，其中0≤Z＜1；控制电极，设于第3半导体层上；第4半导体层，离开控制电极而设于第3半导体层上的第1电极与控制电极之间，且包含n型AlUGa1-UN；及第5半导体层，离开控制电极而设于第3半导体层上的控制电极与第2电极之间，且包含n型AlUGa1-UN。

公开(公告)号：CN102623493B

公开(公告)日：2015-05-20

申请号：CN201110249455.3

申请日：2011-08-26

Applicant: 株式会社东芝

Inventor： 斋藤涉

IPC: H01L29/772 ,  H01L29/06

CPC classification number: H01L29/808 ,  H01L29/0623 ,  H01L29/1075 ,  H01L29/1087 ,  H01L29/2003 ,  H01L29/402 ,  H01L29/4175 ,  H01L29/7787

Abstract: 根据实施方式，半导体元件具备：半绝缘性基板，在表面选择性地设有第1第一导电型层；第1半导体层，设置在上述半绝缘性基板以及上述第1第一导电型层之上，包含无掺杂AlXGa1-XN(0≤X＜1)；以及第2半导体层，设置在上述第1半导体层上，包含无掺杂或第二导电型的AlYGa1-YN(0＜Y≤1，X＜Y)。该半导体元件具备：第1主电极，与上述第2半导体层连接；第2主电极，与上述第2半导体层连接；以及控制电极，设置在上述第1主电极与上述第2主电极之间的上述第2半导体层之上。上述第1第一导电型层设置在上述控制电极之下。

公开(公告)号：CN101997034B

公开(公告)日：2014-06-25

申请号：CN201010263767.5

申请日：2010-08-25

Applicant: 株式会社东芝

Inventor： 斋藤涉 ,  小野升太郎 ,  薮崎宗久 ,  羽田野菜名 ,  渡边美穗

IPC: H01L29/78 ,  H01L29/06

CPC classification number: H01L29/7802 ,  H01L29/0634 ,  H01L29/0649 ,  H01L29/0653 ,  H01L29/0873 ,  H01L29/0878 ,  H01L29/1095 ,  H01L29/7843

Abstract: 本发明的一形态的电力半导体元件，在第一导电型的第一半导体层上，通过在沿着其表面的第一方向上周期性地重复而配置着第一导电型的第二半导体层及第二导电型的第三半导体层。在第一半导体层上形成着与其电气连接的第一主电极。第二导电型的第四半导体层以与第三半导体层连接的方式设置着。在所述第四半导体层表面，选择性地设置着第一导电型的第五半导体层。在第四半导体层及第五半导体层的表面，设置着与其电气连接的第二主电极。在第四半导体层、所述第五半导体层及所述第二半导体层的表面隔着栅极绝缘膜设置着控制电极。在第二半导体层中，形成着填埋沟槽而设置的第一绝缘膜。

公开(公告)号：CN103681852A

公开(公告)日：2014-03-26

申请号：CN201310052759.X

申请日：2013-02-18

Applicant: 株式会社东芝

Inventor： 斋藤涉

IPC: H01L29/78 ,  H01L29/06 ,  H01L29/423 ,  H01L23/544

CPC classification number: H01L29/7802 ,  H01L29/0634 ,  H01L29/0696 ,  H01L29/0878 ,  H01L29/1095 ,  H01L29/66712 ,  H01L29/7815 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 本发明提供一种稳定的传感比的电力半导体元件。根据实施方式，提供具备第一～第五电极、第一～第六半导体层以及多个第一柱层的电力半导体元件。第一半导体层设置在第一电极之上。第二半导体层设置在第一半导体层之上。多个第一柱层排列设置在第二半导体层。第三以及第四半导体层设置在第二半导体层之上。第四电极设置在与第三半导体层相邻接的第一柱层之上。第五电极设置在与第四半导体层相邻接的第一柱层之上。位于第四电极之下的第一柱层与第五电极之下的第一柱层之间的第一柱层的杂质浓度，比第四电极之下的第一柱层以及第五电极之下的第一柱层的杂质浓度低。