公开(公告)号：CN103035641A

公开(公告)日：2013-04-10

申请号：CN201210313561.8

申请日：2012-08-29

Applicant: 株式会社东芝

Inventor： 斋藤涉 ,  小野升太郎 ,  仲敏行 ,  谷内俊治 ,  山下浩明

IPC: H01L27/06 ,  H01L29/78

CPC classification number: H01L27/0629 ,  H01L27/0727 ,  H01L29/0634 ,  H01L29/0878 ,  H01L29/1095 ,  H01L29/407 ,  H01L29/42372 ,  H01L29/7803 ,  H01L29/7804 ,  H01L29/7805 ,  H01L29/7806 ,  H01L29/7808 ,  H01L29/7813 ,  H01L29/7827 ,  H01L29/868 ,  H01L29/872

Abstract: 本发明提供一种半导体装置，具有场效应型晶体管、第5半导体层、第1二极管和第2二极管，该场效应型晶体管具有：半导体基板、设在所述半导体基板内的多个第2半导体层、以及设在所述第1半导体层的另一方的表面的第6半导体层，该第5半导体层设在所述半导体基板的一方的表面侧，该第1二极管与所述第5半导体层连接，该第2二极管以与所述第1二极管逆串联的方式连接。

公开(公告)号：CN102694029A

公开(公告)日：2012-09-26

申请号：CN201210061291.6

申请日：2012-03-09

Applicant: 株式会社东芝

Inventor： 斋藤涉 ,  小野升太郎 ,  仲敏行 ,  谷内俊治 ,  渡边美穗 ,  山下浩明

IPC: H01L29/78 ,  H01L29/06

CPC classification number: H01L29/7811 ,  H01L21/266 ,  H01L29/0619 ,  H01L29/0634 ,  H01L29/0696 ,  H01L29/0865 ,  H01L29/0878 ,  H01L29/1095 ,  H01L29/41741 ,  H01L29/66712

Abstract: 实施方式的半导体元件，具备：在第1半导体层之上，沿着与第1半导体层的主面平行的方向，分别周期性地排列了第2半导体层和第3半导体层的周期的排列构造；设置在第3半导体层之上的第4半导体层；选择性地设置在第4半导体层的表面的第5半导体层；控制电极；设置在周期的排列构造的外侧的第1半导体层之上、且杂质浓度低于周期的排列构造所含的杂质浓度的第6半导体层；与第1半导体层电连接的第1主电极；与第4半导体层和第5半导体层连接的第2主电极。从与第1半导体层的主面垂直的方向看，第2半导体层和第3半导体层分别呈点状地配置，周期的排列构造的最外周的周期构造不同于最外周以外的周期的排列构造的周期构造。

公开(公告)号：CN101866921B

公开(公告)日：2012-07-11

申请号：CN200911000119.4

申请日：2009-11-20

Applicant: 株式会社东芝

Inventor： 大田浩史 ,  斋藤涉 ,  小野升太郎 ,  薮崎宗久 ,  羽田野菜名 ,  渡边美穗

IPC: H01L27/06 ,  H01L29/78

CPC classification number: H01L29/7813 ,  H01L29/0634 ,  H01L29/0638 ,  H01L29/0696 ,  H01L29/0878 ,  H01L29/1095 ,  H01L29/402 ,  H01L29/41741 ,  H01L29/7395 ,  H01L29/7811 ,  Y10S257/901

Abstract: 在元件部和终端部具有超结结构的纵型的功率半导体装置中，在超结结构的外周部表面上形成n型杂质层。由此，能够降低超结结构区的外周部表面的电场。因此，能够提供高耐压且高可靠性的纵型功率半导体装置。

公开(公告)号：CN102412298A

公开(公告)日：2012-04-11

申请号：CN201110277760.3

申请日：2011-09-19

Applicant: 株式会社东芝

Inventor： 小野升太郎 ,  斋藤涉 ,  谷内俊治 ,  渡边美穗 ,  山下浩明

IPC: H01L29/78 ,  H01L29/739 ,  H01L29/423 ,  H01L21/336 ,  H01L21/331

Abstract: 本发明提供半导体元件及该半导体元件的制造方法，该半导体元件包括：第二半导体层，包含在沿着第一半导体层的主面的方向上交替设置的第一导电型的第一柱及第二导电型的第二柱；第一控制电极，填埋在从第二半导体层的表面向第一半导体层的方向设置的沟槽的内部；及第二控制电极，设置在第二半导体层上，且与第一控制电极相连。在除由第二控制电极覆盖的部分以外的第二半导体层的表面，设置着第二导电型的第一半导体区域，在第一半导体区域的表面，选择性地设置着与由第二控制电极覆盖的第二半导体层的表面相隔开的第一导电型的第二半导体区域。此外，与第二半导体区域相邻接的第二导电型的第三半导体区域选择性地设置在第一半导体区域的表面。

公开(公告)号：CN101093856A

公开(公告)日：2007-12-26

申请号：CN200710112194.4

申请日：2004-08-04

Applicant: 株式会社东芝

Inventor： 小野升太郎 ,  川口雄介 ,  中川明夫

IPC: H01L29/78 ,  H01L29/38 ,  H01L29/423 ,  H01L21/336

CPC classification number: H01L29/7813 ,  H01L29/0847 ,  H01L29/0878 ,  H01L29/267 ,  H01L29/42368 ,  H01L29/4933

Abstract: 本发明提供能提高开关特性的半导体器件及其制造方法。纵式MOSFET，在漏区(21)上形成基区(22)，在该基区中形成源区(23)。形成沟槽(24)，其从上述源区的表面贯穿该基区，深度至少到达漏区的附近。在沟槽的侧壁和底部形成栅绝缘膜(25)，栅电极(26)的至少一部分形成在沟槽内。上述基区的杂质浓度分布具有源区与基区的界面附近的第1峰值、及在基区与漏区的界面附近且低于上述第1峰值的第2峰值；由上述第1峰值决定阈值电压，由上述第2峰值决定基区的掺杂量。

公开(公告)号：CN1767211A

公开(公告)日：2006-05-03

申请号：CN200510099510.X

申请日：2002-06-11

Applicant: 株式会社东芝

Inventor： 斋藤涉 ,  大村一郎 ,  山口正一 ,  相田聪 ,  小野升太郎

IPC: H01L29/78 ,  H01L29/06

CPC classification number: H01L29/7811 ,  H01L21/26586 ,  H01L29/0615 ,  H01L29/0619 ,  H01L29/0634 ,  H01L29/0696 ,  H01L29/1095 ,  H01L29/66712 ,  H01L29/7802

Abstract: 一种半导体器件，第一漂移层(11)形成在漏极层(10)上，二者同为第一导电类型。第一导电类型的第二漂移层(19，33)和第二导电类型的RESURF层(18)形成在第一漂移层(11)上，在与深度方向正交的方向上周期配置。RESURF层(18)通过包含第二漂移层(19，33)和RESURF层(18)的pn结在第二漂移层(19，33)内形成耗尽层。第一漂移层(11)的杂质浓度与第二漂移层(19，33)的杂质浓度不同。基极层(12)选择地形成在第二漂移层(19，33)和RESURF层(18)的表面内。源极层(13)是第一导电类型，选择地形成在基极层(12)的表面内。形成源极来连接基极层(12)和源极层(13)的表面。栅极(15)经栅极绝缘膜(14)形成在位于源极层(13)和第二漂移层(19)之间的基极层(12)上。

公开(公告)号：CN1540770A

公开(公告)日：2004-10-27

申请号：CN200410035338.7

申请日：2004-04-22

Applicant: 株式会社东芝

Inventor： 小野升太郎 ,  川口雄介 ,  中川明夫

IPC: H01L29/78

CPC classification number: H01L29/7813 ,  H01L29/0847 ,  H01L29/0878 ,  H01L29/1095 ,  H01L29/407 ,  H01L29/41741 ,  H01L29/4236 ,  H01L29/42368 ,  H01L29/4238 ,  H01L29/4933

Abstract: 提供一种导通电阻低、具有高速开关特性的半导体器件。该半导体器件由如下部件构成：n－型外延层12；形成于n－型外延层12上的p型基极区域13；形成于p型基极区域13上的n+型源极区域14；沟道15，从n+型源极区域14的表面横穿该n+型源极区域14和p型基极区域13形成，贯穿n+型源极区域14，其深度比p型基极区域13的最深的底部浅，其底面下不存在p型基极区域13；经栅极绝缘膜17形成于沟道15的相对两侧面上、彼此分隔的栅极电极18；和经绝缘膜19形成于沟道15的两侧面上的栅极电极18间的导电性材料。