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公开(公告)号：CN104883189B
公开(公告)日：2018-05-25
申请号：CN201510303768.0
申请日：2015-06-04
Applicant: 福州大学
IPC: H03M3/00
Abstract: 本发明提出一种包含级间路径的级联结构Sigma‑Delta调制器，其特征在于：包括第一级调制器、第二级调制器及一条级间模拟路径；所述第一级调制器与第二级调制器级联；该路径包含一个系数模块、一个单位延时模块。本发明实现了4阶噪声整形功能。使得改进结构增加了一阶噪声整形功能，噪声抑制能力大大提高；其次，减少了积分器的使用，从而降低了电路功耗和系统时序的复杂度，节约了版图面积；在增加系统信噪比的同时，保证了系统的输入过载值和系统的稳定性没有较大的改变。与现有调制器相比更能满足高精度、低功耗的应用需求，在音频、传感等领域将会有巨大的发展空间。
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公开(公告)号：CN104833446B
公开(公告)日：2017-07-04
申请号：CN201510233069.3
申请日：2015-05-08
Applicant: 福州大学
IPC: G01K15/00
Abstract: 本发明涉及一种CMOS温度传感芯片测试系统。包括温控温箱及置于所述温控温箱内的FPGA模块、用于搭载待测温度传感芯片的待测芯片搭载模块、LCD显示模块、DAC电路、低通滤波电路；所述温控温箱由所述FPGA模块控制进行待测温度传感芯片的测试温度的自动调整；FPGA模块通过所述待测芯片搭载模块为待测温度传感芯片提供测试时序，并通过DAC电路及低通滤波电路为待测温度传感芯片提供标准正弦信号，将待测温度传感芯片输出的信号与标准正弦信号比较，进而处理获取待测温度传感芯片的参数；LCD显示模块用于实现人机交互及测试时待测温度传感芯片的参数的显示。本发明投入设备少，搭建简单，可拓展性强，对于不同的待测芯片只需简单的硬件搭载平台的搭建就能完成测试。
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公开(公告)号：CN104795094B
公开(公告)日：2017-06-06
申请号：CN201510189871.7
申请日：2015-04-21
Applicant: 福州大学
IPC: G11C11/16
CPC classification number: G11C11/161 , G11C11/1673 , G11C11/1693
Abstract: 本发明涉及一种基于两级放大器的STT‑RAM读取电路及其控制方法。所述读取电路包括一开环放大器及与该开环放大器连接的并行磁隧道结、控制逻辑电路和第一反相器，所述第一反相器还连接有第一D触发器和第二D触发器，所述第一D触发器和第二D触发器的时钟控制输入端分别连接至第一时钟输出模块的第一时钟信号输出端和第二时钟信号输出端，所述第一D触发器和第二D触发器的反相输出端分别输出并行磁隧道结中存储的高位数据和低位数据，所述控制逻辑电路还连接有一用于提供参考电压的外部电压输出电路。本发明提供的读取电路可以有效的提高读取速度，节省了功耗，增大了输出摆幅和增益，提高了与数字系统对接时整个读取电路的可靠性。
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公开(公告)号：CN103259527B
公开(公告)日：2016-02-24
申请号：CN201310188747.X
申请日：2013-05-21
Applicant: 福州大学
IPC: H03K19/0948
Abstract: 本发明涉及一种基于负微分电阻特性的SET/CMOS锁存器，包括一双栅单电子晶体管、一PMOS管和一NMOS管，其特征在于：所述PMOS管的源极连接电源电压Vdd，栅极作为所述锁存器的输入端，漏极作为所述锁存器的输出端并连接所述NMOS管的漏极和所述双栅单电子晶体管的一个栅极，所述NMOS管的栅极连接一基准电压Vg，源极连接所述双栅单电子晶体管的漏极，所述双栅单电子晶体管的另一个栅极连接一控制电压Vctrl，源极接地。本发明的锁存器与传统的CMOS锁存器相比，具有功耗低、电路结构简单、集成度高等优点；而与单电子锁存器相比，本发明的锁存器工作电压较高，输出电压摆幅大，并且减小了电路的传输延迟。
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公开(公告)号：CN104795089A
公开(公告)日：2015-07-22
申请号：CN201510190009.8
申请日：2015-04-21
Applicant: 福州大学
IPC: G11C7/06
Abstract: 本发明涉及一种低功耗两级放大器STT-RAM读取电路的控制方法。提供一低功耗STT-RAM读取电路，包括控制电路、并行磁隧道结、开环放大器、控制逻辑电路、第一反相器、第一D触发器、第二D触发器、时钟输出模块；通过控制电路控制低功耗STT-RAM读取电路进入工作及待机状态，从而实现对并行磁隧道结存储的数据读取。本发明采用树型的读取方案，不但具有较快的读取速度，且通过引入了控制电路，只在进入工作状态时产生功耗，从而又节省了读取电路的功耗。
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Patent Agency Ranking
公开(公告)号：CN102545839B
公开(公告)日：2014-10-15
申请号：CN201210001145.4
申请日：2012-01-05
Applicant: 福州大学
Abstract: 本发明涉及集成电路技术领域，特别是一种基于SET/MOS混合结构的D触发器，其由1个电容，2个PMOS管,2个NMOS管和1个SET构成。利用HSPICE对该电路进行了仿真验证。仿真结果表明该电路能够有效地实现D触发器的逻辑功能,整个电路的平均功耗仅为8.67nW。与基于传统的CMOS设计的D触发器相比,管子数目大大减少,功耗显著降低,电路结构得到了进一步的简化,有利于节省芯片的面积,提高电路的集成度。该结构有望广泛应用于环形振荡器、分频器、有限状态机等时序逻辑电路中。
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公开(公告)号：CN102520961B
公开(公告)日：2014-08-27
申请号：CN201110433068.5
申请日：2011-12-22
Applicant: 福州大学
Abstract: 本发明涉及SOC设计技术领域，特别是一种片外在线可编程的SOC系统及其控制方法，该系统包括SOC芯片、片外Nflash/Norflash以及片外开关，所述SOC芯片由SOC最小系统、串口控制器、Nflash/Norflash控制器和复位控制CCU模块组成，所述SOC最小系统包括CPU、内部存储器和片内总线；该系统的控制方法为：在计算机上完成软件编译，通过片外开关的选择控制，将SOC系统切换到编程模式，将编译的可执行文件数据下载到片外Nflash/Norflash存储器中，然后再切换到正常工作模式，进行系统运行。该系统及其控制方法不仅有利于软件系统的开发，而且易于调试，调试过程芯片不易损坏。
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公开(公告)号：CN103281072A
公开(公告)日：2013-09-04
申请号：CN201310233035.5
申请日：2013-06-13
Applicant: 福州大学
IPC: H03K19/20
Abstract: 本发明涉及一种单电子晶体管与MOS管构成的双阈值逻辑单元，包括一PMOS管、一NMOS管和一单电子晶体管，所述PMOS管的源极连接电源Vdd，栅极连接一基准电压Vpg，漏极作为所述双阈值逻辑单元的输出端并连接所述NMOS管的漏极，所述NMOS管的栅极连接一基准电压Vng，源极连接所述单电子晶体管的漏极，所述单电子晶体管的源极接地，背栅连接一背栅电压Vctrl，所述单电子晶体管包括四个输入端V1、V2、V3和V4，设置相应的V1，V2，V3，V4和Vctrl，即可实现任意的二变量逻辑函数。本发明可以实现双阈值的逻辑功能，具有可重构的特性，可以实现任意的二变量逻辑函数。
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公开(公告)号：CN103259527A
公开(公告)日：2013-08-21
申请号：CN201310188747.X
申请日：2013-05-21
Applicant: 福州大学
IPC: H03K19/0948
Abstract: 本发明涉及一种基于负微分电阻特性的SET/CMOS锁存器，包括一双栅单电子晶体管、一PMOS管和一NMOS管，其特征在于：所述PMOS管的源极连接电源电压Vdd，栅极作为所述锁存器的输入端，漏极作为所述锁存器的输出端并连接所述NMOS管的漏极和所述双栅单电子晶体管的一个栅极，所述NMOS管的栅极连接一基准电压Vg，源极连接所述双栅单电子晶体管的漏极，所述双栅单电子晶体管的另一个栅极连接一控制电压Vctrl，源极接地。本发明的锁存器与传统的CMOS锁存器相比，具有功耗低、电路结构简单、集成度高等优点；而与单电子锁存器相比，本发明的锁存器工作电压较高，输出电压摆幅大，并且减小了电路的传输延迟。
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公开(公告)号：CN102594298A
公开(公告)日：2012-07-18
申请号：CN201210048026.4
申请日：2012-02-29
Applicant: 福州大学
Abstract: 本发明涉及集成电路技术领域，特别是一种基于负微分电阻特性的混合SETCMOS D触发器，该结构的重点是利用SET与CMOS组成的混合电路产生两种变化方向相反的NDR特性，并利用该特性构成两个用于存储电压值的稳态点，实现锁存器的功能,并通过级联两个锁存器实现D触发器功能。与传统的D触发器相比，本发明采用的基于负微分电阻特性的混合SET/CMOS D边沿触发器极大的降低了电路的功耗，并提高了电路的集成度。
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