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公开(公告)号：CN103309391B
公开(公告)日：2016-06-29
申请号：CN201310198308.7
申请日：2013-05-24
Applicant: 福州大学
IPC: G05F1/567
Abstract: 本发明涉及一种高电源抑制比、低功耗基准电流和基准电压产生电路，其特征在于：包括PMOS管P1、P2和P3以及NMOS管N1、N2、N3、N4和N5，电源VDD连接所述N1的栅极、所述P1、P2和P3的源极以及所述N2和N3的漏极，所述P1的漏极连接所述P1、P2和P3的栅极以及所述N1的漏极，所述N1的源极连接所述N3的源极和所述N4的漏极，所述N4的栅极连接所述N5的栅极和漏极以及所述P2的漏极，所述N2的栅极连接所述N3的栅极和漏极，所述N2、N4和N5的源极连接电源GND，所述P3的漏极作为所述基准电流产生电路的输出端。本发明的电路功耗极低，面积小，电源抑制比高。
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公开(公告)号：CN103309391A
公开(公告)日：2013-09-18
申请号：CN201310198308.7
申请日：2013-05-24
Applicant: 福州大学
IPC: G05F1/567
Abstract: 本发明涉及一种高电源抑制比、低功耗基准电流和基准电压产生电路，其特征在于：包括PMOS管P1、P2和P3以及NMOS管N1、N2、N3、N4和N5，电源VDD连接所述N1的栅极、所述P1、P2和P3的源极以及所述N2和N3的漏极，所述P1的漏极连接所述P1、P2和P3的栅极以及所述N1的漏极，所述N1的源极连接所述N3的源极和所述N4的漏极，所述N4的栅极连接所述N5的栅极和漏极以及所述P2的漏极，所述N2的栅极连接所述N3的栅极和漏极，所述N2、N4和N5的源极连接电源GND，所述P3的漏极作为所述基准电流产生电路的输出端。本发明的电路功耗极低，面积小，电源抑制比高。
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Patent Agency Ranking
公开(公告)号：CN103259527B
公开(公告)日：2016-02-24
申请号：CN201310188747.X
申请日：2013-05-21
Applicant: 福州大学
IPC: H03K19/0948
Abstract: 本发明涉及一种基于负微分电阻特性的SET/CMOS锁存器，包括一双栅单电子晶体管、一PMOS管和一NMOS管，其特征在于：所述PMOS管的源极连接电源电压Vdd，栅极作为所述锁存器的输入端，漏极作为所述锁存器的输出端并连接所述NMOS管的漏极和所述双栅单电子晶体管的一个栅极，所述NMOS管的栅极连接一基准电压Vg，源极连接所述双栅单电子晶体管的漏极，所述双栅单电子晶体管的另一个栅极连接一控制电压Vctrl，源极接地。本发明的锁存器与传统的CMOS锁存器相比，具有功耗低、电路结构简单、集成度高等优点；而与单电子锁存器相比，本发明的锁存器工作电压较高，输出电压摆幅大，并且减小了电路的传输延迟。
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公开(公告)号：CN103259527A
公开(公告)日：2013-08-21
申请号：CN201310188747.X
申请日：2013-05-21
Applicant: 福州大学
IPC: H03K19/0948
Abstract: 本发明涉及一种基于负微分电阻特性的SET/CMOS锁存器，包括一双栅单电子晶体管、一PMOS管和一NMOS管，其特征在于：所述PMOS管的源极连接电源电压Vdd，栅极作为所述锁存器的输入端，漏极作为所述锁存器的输出端并连接所述NMOS管的漏极和所述双栅单电子晶体管的一个栅极，所述NMOS管的栅极连接一基准电压Vg，源极连接所述双栅单电子晶体管的漏极，所述双栅单电子晶体管的另一个栅极连接一控制电压Vctrl，源极接地。本发明的锁存器与传统的CMOS锁存器相比，具有功耗低、电路结构简单、集成度高等优点；而与单电子锁存器相比，本发明的锁存器工作电压较高，输出电压摆幅大，并且减小了电路的传输延迟。
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公开(公告)号：CN203260043U
公开(公告)日：2013-10-30
申请号：CN201320203438.0
申请日：2013-04-20
Applicant: 福州大学
Abstract: 本实用新型提供一种超高频RFID的PIE解码与CRC校验同步进行的电路，包括边沿检测脉冲模块、行波计数器、状态机、比较器、CG模块以及CRC模块；边沿检测脉冲模块的输出端分别与行波计数器、状态机以及CG模块的输入端连接，CG模块的输出端与CRC模块的输入端连接；行波计数器的输出端与比较器的输入端连接，比较器的输出端与CRC模块的输入端连接；行波计数器还通过状态机与比较器连接。本实用新型不仅实现了PIE解码过程与CRC校验过程的同步，而且电路结构简单，设计成本低。
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公开(公告)号：CN203350760U
公开(公告)日：2013-12-18
申请号：CN201320290976.8
申请日：2013-05-24
Applicant: 福州大学
IPC: G05F1/567
Abstract: 本实用新型涉及一种高电源抑制比、低功耗基准电流和基准电压产生电路，其特征在于：包括PMOS管P1、P2和P3以及NMOS管N1、N2、N3、N4和N5，电源VDD连接所述N1的栅极、所述P1、P2和P3的源极以及所述N2和N3的漏极，所述P1的漏极连接所述P1、P2和P3的栅极以及所述N1的漏极，所述N1的源极连接所述N3的源极和所述N4的漏极，所述N4的栅极连接所述N5的栅极和漏极以及所述P2的漏极，所述N2的栅极连接所述N3的栅极和漏极，所述N2、N4和N5的源极连接电源GND，所述P3的漏极作为所述基准电流产生电路的输出端。本实用新型的电路功耗极低，面积小，电源抑制比高。
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公开(公告)号：CN203301452U
公开(公告)日：2013-11-20
申请号：CN201320277821.0
申请日：2013-05-21
Applicant: 福州大学
IPC: H03K19/0948
Abstract: 本实用新型涉及一种基于负微分电阻特性的SET/CMOS锁存器，包括一双栅单电子晶体管、一PMOS管和一NMOS管，其特征在于：所述PMOS管的源极连接电源电压Vdd，栅极作为所述锁存器的输入端，漏极作为所述锁存器的输出端并连接所述NMOS管的漏极和所述双栅单电子晶体管的一个栅极，所述NMOS管的栅极连接一基准电压Vg，源极连接所述双栅单电子晶体管的漏极，所述双栅单电子晶体管的另一个栅极连接一控制电压Vctrl，源极接地。本实用新型的锁存器与传统的CMOS锁存器相比，具有功耗低、电路结构简单、集成度高等优点；而与单电子锁存器相比，本实用新型的锁存器工作电压较高，输出电压摆幅大，并且减小了电路的传输延迟。
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