公开(公告)号：CN100565706C

公开(公告)日：2009-12-02

申请号：CN200710091805.1

申请日：2007-03-23

Applicant: 株式会社东芝

Inventor： 大泽隆

IPC: G11C11/4091

CPC classification number: G11C11/4091 ,  G11C7/12 ,  G11C7/14 ,  G11C11/404 ,  G11C11/4094 ,  G11C11/4099 ,  G11C2207/002 ,  G11C2207/005 ,  G11C2207/2281 ,  G11C2211/4016

Abstract: 本发明涉及一种半导体存储器件，其包括：包括处在电浮动状态的浮动体的存储单元，用来按照浮动体内多数载流子的数目存储数据；接到存储单元的栅极上的字线；接到存储单元上的第一位线，用来发送数据；发送用来检测存储在存储单元内的数据的基准数据的第二位线；分别发送存储在存储单元内的数据和基准数据的第一读出节点和第二读出节点；配置在第一读出节点与第二读出节点之间的第一短路开关；以及在数据读取操作期间向存储单元施加负载电流和放大由于使第一短路开关截断而在第一读出节点与第二读出节点之间产生的电位差的第一触发器。

公开(公告)号：CN100557705C

公开(公告)日：2009-11-04

申请号：CN200710005921.7

申请日：2007-02-15

Applicant: 株式会社东芝

Inventor： 大泽隆

IPC: G11C11/401 ,  H01L27/108 ,  G11C11/4063

CPC classification number: G11C11/404 ,  G11C11/4076 ,  G11C2211/4016 ,  H01L29/7841

Abstract: 本发明涉及一种半导体存储器件，包括：具有在电浮动状态下的浮体、并根据在所述浮体内所积累的多个多数载流子的数量来存储数据的存储单元；产生参考信号的虚设单元，基于该参考信号来检测存储于所存储单元中的所述数据；连接到所述存储单元的栅极的字线；连接到所述虚设单元的栅极的虚设字线；连接到所述存储单元的源极或漏极、和所述虚设单元的源极或漏极的位线；以及邻接所述虚设单元的源极或漏极的扩散层，该扩散层的导电类型与所述虚设单元的浮体相同；其中，所述虚设单元的浮体、所述虚设单元的源极或漏极，以及所述扩散层构成双极晶体管。

公开(公告)号：CN100442521C

公开(公告)日：2008-12-10

申请号：CN200510092070.5

申请日：2001-08-17

Applicant: 株式会社东芝

Inventor： 大泽隆

IPC: H01L27/108 ,  H01L27/12 ,  G11C11/40

Abstract: 一位存储器单元(MC)由具有与其它部分电隔离的浮置体区的MOS晶体管构成，MOS晶体管的栅电极(13)连接字线(WL)、漏扩散区(14)连接位线(BL)、源扩散区(15)连接固定电位线(SL)，将MOS晶体管的体区(12)内注入由碰撞电离而产生的多数载流子并保持的第1阈值状态和随漏侧pn结的正向偏压而放出MOS晶体管的体区(12)的多数载流子的第2阈值状态作为二进制数据进行存储。因此，将简单的晶体管构造作为存储单元，可以提供信号线少，能够动态存储二进制数据的半导体存储装置。

公开(公告)号：CN101042932A

公开(公告)日：2007-09-26

申请号：CN200710091805.1

申请日：2007-03-23

Applicant: 株式会社东芝

Inventor： 大泽隆

IPC: G11C11/4091

CPC classification number: G11C11/4091 ,  G11C7/12 ,  G11C7/14 ,  G11C11/404 ,  G11C11/4094 ,  G11C11/4099 ,  G11C2207/002 ,  G11C2207/005 ,  G11C2207/2281 ,  G11C2211/4016

Abstract: 本发明涉及一种半导体存储器件，其包括：包括处在电浮动状态的浮动体的存储单元，用来按照浮动体内多数载流子的数目存储数据；接到存储单元的栅极上的字线；接到存储单元上的第一位线，用来发送数据；发送用来检测存储在存储单元内的数据的基准数据的第二位线；分别发送存储在存储单元内的数据和基准数据的第一读出节点和第二读出节点；配置在第一读出节点与第二读出节点之间的第一短路开关；以及在数据读取操作期间向存储单元施加负载电流和放大由于使第一短路开关截断而在第一读出节点与第二读出节点之间产生的电位差的第一触发器。

公开(公告)号：CN1283010C

公开(公告)日：2006-11-01

申请号：CN03149425.0

申请日：2003-06-18

Applicant: 株式会社东芝

Inventor： 大泽隆

IPC: H01L27/105 ,  G11C11/34

CPC classification number: H01L29/7841 ,  G11C5/147 ,  G11C8/18 ,  G11C11/405 ,  G11C11/406 ,  G11C11/4074 ,  G11C11/408 ,  G11C2207/104 ,  G11C2211/4016 ,  H01L27/108

Abstract: 一种半导体存储器件包括具有多个存储单元的存储单元阵列，以及每个存储单元包括第一MISFET和第二MISFET。第一MISFET包括第一源区、第一漏区和第一栅电极，以及在该第一源区和第一漏区之间的半导体层是处于浮动状态的一个浮动体。第二MISFET包括第二源区、第二漏区和第二栅电极，以及在该第二源区和第二漏区之间的半导体层是与该第一MISFET共用的浮动体。

公开(公告)号：CN1230905C

公开(公告)日：2005-12-07

申请号：CN02141082.8

申请日：2002-04-26

Applicant: 株式会社东芝

Inventor： 渡边伸一 ,  大泽隆 ,  须之内一正 ,  竹川阳一 ,  梶山健

IPC: H01L27/10 ,  H01L29/78 ,  H01L21/8239

CPC classification number: H01L21/823481 ,  H01L21/763

Abstract: 一种半导体器件，包括：形成在半导体衬底的表层部的MOS晶体管的漏·源区，形成在所述半导体衬底的所述漏·源区之间的沟道区的表面上的栅绝缘膜，形成在所述栅绝缘膜上的栅电极；多个沟型元件隔离区，通过在所述半导体衬底的表层部中形成的多个沟的内壁上形成绝缘膜而形成；背栅电极导电体，被埋入在所述多个沟型元件隔离区中的至少一侧沟型元件隔离区的所述沟内部，通过施加规定的电压，使所述MOS晶体管的所述沟道区以下的区域耗尽。

公开(公告)号：CN1217415C

公开(公告)日：2005-08-31

申请号：CN01143546.1

申请日：2001-12-11

Applicant: 株式会社东芝

Inventor： 大泽隆

IPC: H01L27/105 ,  H01L27/108

CPC classification number: H01L29/7841 ,  G11C29/02 ,  G11C29/021 ,  G11C29/028 ,  G11C2029/1202 ,  H01L27/105 ,  H01L27/108 ,  H01L27/10802 ,  H01L27/1082 ,  H01L27/10823 ,  H01L27/10897 ,  H01L27/1203

Abstract: 半导体存储器件具有构成存储单元(MC)的多个完全耗尽型MISFET。各MISFET具备：半导体层(13)、源极区域(16)和漏极区域(17)，二者之间的半导体层将成为浮置状态的沟道体、在沟道体的两面上分别形成的主栅极(15)和辅助栅极(18)。上述MISFET在上述沟道体变成为完全耗尽化的状态下，而且以在上述沟道体的辅助电极一侧上可以积累多数载流子的状态为基准状态，具有已积累有多数载流子的第1数据状态和已放出了多数载流子的第2数据状态。

公开(公告)号：CN1645618A

公开(公告)日：2005-07-27

申请号：CN200510004780.8

申请日：2002-02-04

Applicant: 株式会社东芝

Inventor： 岩田佳久 ,  大泽隆 ,  山田敬

IPC: H01L27/105 ,  H01L27/108 ,  H01L21/8239 ,  H01L21/8242

CPC classification number: H01L29/7841 ,  G11C11/404 ,  G11C11/4085 ,  G11C11/4087 ,  G11C2211/4016 ,  H01L23/544 ,  H01L27/108 ,  H01L27/10802 ,  H01L27/10844 ,  H01L27/1203 ,  H01L2223/54426 ,  H01L2223/54453 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 一种半导体存储器件，具有用于构成多个存储单元的多个MIS晶体管，其特征在于：各MIS晶体管包括：半导体层，在上述半导体层上形成的源极区域，在上述半导体层上与上述源极区域分离形成的漏极区域，使得上述源极区域和上述漏极区域之间的上述半导体层成为浮动状态的沟道体，设置在上述源极区域和上述漏极区域之间、用于在上述沟道体内、于上述源极区域和上述漏极区域之间形成沟道的主栅极，和为了通过电容耦合控制上述沟道体的电位、与上述主栅极分别设置的辅助栅极，该辅助栅极与上述主栅极同步驱动，并且上述MIS晶体管具有将上述沟道体设定在第1电位的第1数据状态和将上述沟道体设定在第2电位的第2数据状态。

公开(公告)号：CN1372323A

公开(公告)日：2002-10-02

申请号：CN02103395.1

申请日：2002-02-04

Applicant: 株式会社东芝

Inventor： 岩田佳久 ,  大泽隆 ,  山田敬

IPC: H01L27/105 ,  H01L21/8239

CPC classification number: H01L29/7841 ,  G11C11/404 ,  G11C11/4085 ,  G11C11/4087 ,  G11C2211/4016 ,  H01L23/544 ,  H01L27/108 ,  H01L27/10802 ,  H01L27/10844 ,  H01L27/1203 ,  H01L2223/54426 ,  H01L2223/54453 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 多个MIS晶体管构成存储单元的半导体存储器件,各MIS晶体管备有半导体层上形成的源极区域和与之分离的漏极区域;二者之间的半导体层成为浮动状态的沟道体;设置在上述源极和上述漏极区域之间的,用于在上述沟道体上形成沟道的主栅极;和为了通过电容耦合控制上述沟道体的电位,与上述主栅极分别设置的辅助栅极,与上述主栅极同步驱动,上述MIS晶体管具有将上述半导体层分别设定在第1和第2电位的第1数据状态和第2数据状态。

公开(公告)号：CN1344029A

公开(公告)日：2002-04-10

申请号：CN01132802.9

申请日：2001-09-07

Applicant: 株式会社东芝

Inventor： 堀口文男 ,  大泽隆

IPC: H01L27/108 ,  H01L27/105 ,  H01L21/8239 ,  H01L21/8242

CPC classification number: H01L29/42392 ,  H01L27/108 ,  H01L27/10873 ,  H01L27/10876 ,  H01L27/1203

Abstract: 本发明的半导体存储器包括:源扩散层(形成在半导体衬底上。与固定电位线连接);柱状半导体层(按阵列状配置,形成于源扩散层上。一端与源扩散层连接。通过该源扩散层使柱状半导体层的规定的半导体层之间共同连接。具有积蓄过剩多个载流子的第一阈值电压的第1数据状态和释放过剩多个载流子的第2阈值电压的第2数据状态。);漏扩散层(形成在柱状半导体层的另一端);和栅电极(通过栅绝缘膜与柱状半导体层对置,与字线连接);字线(与栅电极连接);位线(连接到漏扩散层,其中该位线与字线正交)。