公开(公告)号：CN1230905C

公开(公告)日：2005-12-07

申请号：CN02141082.8

申请日：2002-04-26

Applicant: 株式会社东芝

Inventor： 渡边伸一 ,  大泽隆 ,  须之内一正 ,  竹川阳一 ,  梶山健

IPC: H01L27/10 ,  H01L29/78 ,  H01L21/8239

CPC classification number: H01L21/823481 ,  H01L21/763

Abstract: 一种半导体器件，包括：形成在半导体衬底的表层部的MOS晶体管的漏·源区，形成在所述半导体衬底的所述漏·源区之间的沟道区的表面上的栅绝缘膜，形成在所述栅绝缘膜上的栅电极；多个沟型元件隔离区，通过在所述半导体衬底的表层部中形成的多个沟的内壁上形成绝缘膜而形成；背栅电极导电体，被埋入在所述多个沟型元件隔离区中的至少一侧沟型元件隔离区的所述沟内部，通过施加规定的电压，使所述MOS晶体管的所述沟道区以下的区域耗尽。

公开(公告)号：CN1388586A

公开(公告)日：2003-01-01

申请号：CN02141082.8

申请日：2002-04-26

Applicant: 株式会社东芝

Inventor： 渡边伸一 ,  大泽隆 ,  须之内一正 ,  竹川阳一 ,  梶山健

IPC: H01L27/10 ,  H01L29/78 ,  H01L21/8239

CPC classification number: H01L21/823481 ,  H01L21/763

Abstract: 一种半导体器件,包括:形成在半导体衬底的表层部的MOS晶体管的漏·源区,形成在所述半导体衬底的所述漏·源区之间的沟道区的表面上的栅绝缘膜,形成在所述栅绝缘膜上的栅电极;多个沟型元件隔离区,通过在所述半导体衬底的表层部中形成的多个沟的内壁上形成绝缘膜而形成;背栅电极导电体,被埋入在所述多个沟型元件隔离区中的至少一侧沟型元件隔离区的所述沟内部,通过施加规定的电压,使所述MOS晶体管的所述沟道区以下的区域耗尽。