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公开(公告)号：CN115328657A
公开(公告)日：2022-11-11
申请号：CN202211023541.7
申请日：2022-08-25
Applicant: 无锡江南计算技术研究所
Abstract: 本发明属于高性能微处理器领域，涉及基于轻量级消息和共享局部存储器的协同计算系统及方法。包括：S1主核心执行核心算法；S2判断是否执行到加速计算部分，若否则返回步骤S1，若是则执行步骤S3；S3主核心继续执行程序中的核心算法，并同时发送轻量级消息至数据中转处理器；S4数据中转处理器在局部数据存储器中提取相应位置处的原始数据并转发至异构核心；S5异构核心进行相应计算以得到相应的结果数据，并将结果数据返回至数据中转处理器；S6数据中转处理器将结果数据发送至局部数据存储器，局部数据存储器将结果数据存储至相应位置处，以供主核心提取。本发明提供基于轻量级消息和共享局部存储器的协同计算系统及方法，系统结构简洁、交互性能高。
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公开(公告)号：CN115328435A
公开(公告)日：2022-11-11
申请号：CN202210998532.3
申请日：2022-08-19
Applicant: 无锡江南计算技术研究所
IPC: G06F7/498
Abstract: 本发明提供一种支持工作区和结果区切换的累加器双缓冲方法及装置，属于高性能微处理器设计技术领域。该方法包括如下步骤：S1：在未确定两个缓冲分别为何区时将处于空闲状态的一个缓冲作为工作区、将处于卸载状态的另一个缓冲作为结果区，在确定两个缓冲分别为何区时执行S2；S2：控制工作区进行累加运算并存储累加结果和控制结果区进行卸载数据；S3：在工作区的累加结果存储完毕时将该缓冲切换为结果区、在结果区数据卸载完毕并清0时将该缓冲切换为工作区。本发明的累加结果不用等待缓冲数据卸载完成就可以直接与当前的缓冲进行累加并写入，因此可以隐藏累加结果写回的延迟，提高脉动阵列的性能。
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Patent Agency Ranking
公开(公告)号：CN115328404A
公开(公告)日：2022-11-11
申请号：CN202211017009.4
申请日：2022-08-24
Applicant: 无锡江南计算技术研究所
Abstract: 本发明公开了一种支持数据在线重组的DMA访存方法及装置，涉及数据处理技术领域，包括：DMA引擎收到DMA传输指令时，判断DMA传输指令中是否有数据重组指示，若是则获取数据传输方向以及数据重组参数信息；DMA引擎将收到的DMA指令解析并拆分为访问请求发送至传输方向上游存储；DMA引擎收到上游存储发来的访问响应数据时，将响应数据重组存放于DMA引擎内部的数据缓冲中；当数据缓冲收齐本次DMA传输指令中的所有数据，按照DMA传输指令中的数据重组参数，以重组后的格式转发给下游存储。本发明支持数据在线重组，使得数据重组过程对运算核心透明，为程序员编程提供便利性和灵活性，降低数据格式转变的实现代价和功耗。
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公开(公告)号：CN102446112B
公开(公告)日：2015-05-20
申请号：CN201010508848.7
申请日：2010-10-12
Applicant: 无锡江南计算技术研究所
IPC: G06F9/45
CPC classification number: Y02D10/41
Abstract: 一种指令处理装置和处理器、指令翻译装置和方法，所述指令处理装置用于处理目标指令，所述目标指令由二进制码表示，用于求逻辑表达式的运算结果，所述目标指令包括所述逻辑表达式的真值表中逻辑表达式的值和操作数，以及目标操作数，所述逻辑表达式的操作数至少为二个；所述指令处理装置包括：解析单元，用于解析所述目标指令，获取所述真值表中逻辑表达式的值和操作数以及目标操作数；多路选择单元，根据所述真值表中逻辑表达式的值和操作数输出逻辑运算的结果至所述目标操作数。本发明的指令处理装置和处理器、指令翻译装置和方法，加快了处理器处理逻辑运算的效率，提高了处理器的应用性能，有效的降低了处理器的功耗。
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公开(公告)号：CN102830952B
公开(公告)日：2014-12-24
申请号：CN201210326452.X
申请日：2012-09-05
Applicant: 无锡江南计算技术研究所
Abstract: 本发明提供了一种基于指令块的指令发射控制方法及装置、以及处理器。判断处于指令准备发射状态的指令的指令类型。若判定所述处于指令准备发射状态的指令的指令类型是栏栅指令，则进一步判断发射条件；若判定还有更先执行序的指令不能发射，则使得作为栏栅指令的所述处于指令准备发射状态的指令不能发射；若判定更先执行序的指令均能发射或均已发射，则发射作为栏栅指令的所述处于指令准备发射状态的指令。如果判定所述处于指令准备发射状态的指令的指令类型是普通指令，则进一步判断发射条件；若判定还有更先执行序的栏栅指令未发射，则使得作为普通指令的所述处于指令准备发射状态的指令不能发射；若判定无更先执行序的栏栅指令未发射，则发射作为普通指令的所述处于指令准备发射状态的指令。
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公开(公告)号：CN102446159B
公开(公告)日：2013-09-18
申请号：CN201010508870.1
申请日：2010-10-12
Applicant: 无锡江南计算技术研究所
IPC: G06F15/167 , G06F12/02
Abstract: 一种多核处理器的数据管理方法及装置，所述多核处理器包括处理器核心阵列和处理器核心互连结构，所述处理器核心阵列包括多个处理器核心，所述处理器核心包括具有多个存储单元的核内存储器，所述处理器核心互连结构用于所述处理器核心阵列中任意两处理器核心间的通信，所述方法包括：对所述处理器核心的核内存储器的存储单元分配存储地址；根据所述存储单元的存储地址在至少一个处理器核心的核内存储器和主存之间进行数据传输。本发明提高了数据的读写效率，利用批量化的访存方式，将多次数据访问合并，避免了零散访问主存的效率损失问题，并提供了多种编址方式和相应的数据传输方式，能够满足多种计算过程的应用需要。
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公开(公告)号：CN102446112A
公开(公告)日：2012-05-09
申请号：CN201010508848.7
申请日：2010-10-12
Applicant: 无锡江南计算技术研究所
IPC: G06F9/45
CPC classification number: Y02D10/41
Abstract: 一种指令处理装置和处理器、指令翻译装置和方法，所述指令处理装置用于处理目标指令，所述目标指令由二进制码表示，用于求逻辑表达式的运算结果，所述目标指令包括所述逻辑表达式的真值表中逻辑表达式的值和操作数，以及目标操作数，所述逻辑表达式的操作数至少为二个；所述指令处理装置包括：解析单元，用于解析所述目标指令，获取所述真值表中逻辑表达式的值和操作数以及目标操作数；多路选择单元，根据所述真值表中逻辑表达式的值和操作数输出逻辑运算的结果至所述目标操作数。本发明的指令处理装置和处理器、指令翻译装置和方法，加快了处理器处理逻辑运算的效率，提高了处理器的应用性能，有效的降低了处理器的功耗。
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