公开(公告)号：CN110058839A

公开(公告)日：2019-07-26

申请号：CN201910217478.2

申请日：2019-03-21

Applicant: 安徽大学

Inventor： 蔺智挺 ,  陈崇貌 ,  吴秀龙 ,  彭春雨 ,  黎轩 ,  卢文娟 ,  谢军 ,  欧阳春 ,  黎力

IPC: G06F7/50

Abstract: 本发明公开了一种基于静态随机存储器内存内减法的电路结构，包括整体时序控制模块、行地址译码模块、列地址译码模块、SRAM存储阵列、字线选择模块和输出模块，整体时序控制模块与行地址译码模块、列地址译码模块、字线选择模块和输出模块连接；行地址译码模块与字线选择模块相连；字线选择模块与所述SRAM存储阵列相连；SRAM存储阵列与列地址译码模块以及输出模块相连；在SRAM存储阵列中包括若干SRAM单元，每4个SRAM单元组成4位二进制减法计算单元模块Block4B。该电路结构可以减少传输过程消耗的能量，同时提高了计算时数据的吞吐率，并且不需要将数据读出SRAM，从而能大大降低功耗。

公开(公告)号：CN104299644B

公开(公告)日：2017-05-03

申请号：CN201410577373.5

申请日：2014-10-24

Applicant: 安徽大学

Inventor： 李正平 ,  闫锦龙 ,  卢文娟 ,  陶有武 ,  彭春雨 ,  谭守标 ,  陈军宁 ,  周永亮

IPC: G11C11/419

Abstract: 本发明公开了一种同时提高读噪声容限和写裕度的新型12管SRAM单元电路，该电路可以消除半选问题，同时解决读半选问题和写半选问题，不会带来稳定性问题，同时没有额外的功耗消耗，实验测得当列译码单元(CMUX)为4时，总数为128的阵列的读动态功耗和写动态功耗分别比传统6T单元下降81.3％和88.2％；同时，该电路大幅提高读噪声容限，使读噪声容限与保持状态噪声容限类似，达到了传统6T的读噪声容限的2.3倍；另外，该电路通过打断反相器反馈结构使得写裕度有所提高，达到了传统6T SRAM单元的1.41倍。

公开(公告)号：CN103400597B

公开(公告)日：2016-04-20

申请号：CN201310316948.3

申请日：2013-07-25

Applicant: 安徽大学

Inventor： 蔺智挺 ,  吴秀龙 ,  卢文娟 ,  彭春雨 ,  李正平 ,  谭守标 ,  柏娜 ,  孟坚 ,  陈军宁

IPC: G11C15/00

Abstract: 本发明公开了一种超低功耗混合型内容可寻址存储器，其字结构控制电路（102′）的电路结构包括：第四PMOS晶体管（P4）、第四NMOS晶体管（N4）和第二NMOS晶体管（N2）依次串联于正电压输入端和负电压输入端之间；与非型块（101）中的第一匹配线（ML1）通过反相器（F）与第二NMOS晶体管（N2）电连接；或非型块（103）中的第二匹配线（ML2）分别与第四PMOS晶体管（P4）、第四NMOS晶体管（N4）和第三NMOS晶体管（N3）电连接；字结构匹配线（ML）由第四PMOS晶体管（P4）和第四NMOS晶体管（N4）之间引出。本发明不仅能够避免在预充阶段产生直流功耗、改善预充能力，而且能够大幅削减甚至消除字结构匹配线ML上的电平抖动，从而保证了字结构匹配线ML上输出结果的准确性。

公开(公告)号：CN119438851B

公开(公告)日：2025-05-13

申请号：CN202510027241.3

申请日：2025-01-08

Applicant: 安徽大学

Inventor： 朱盛鑫 ,  胡薇 ,  卢文娟

IPC: G01R31/26 ,  G01R31/28

Abstract: 本发明属于集成电路测试领域，具体涉及一种BTI测试电路、晶圆中MOS管的BTI测试方法与设备。BTI测试电路包括一个由3组以上NMOS管和PMOS管构成的反相器链，以及一个由两个PMOS管和两个NMOS管构成的使能电路。使能电路采用或非门电路或与非门电路的架构；使能电路用于向反相器链输出控制信号，进而使得反相器链上的所有偶数位或所有奇数位上的MOS管处于相同的偏置状态，以支持对状态同步的各个MOS管的BTI效应进行并行测试。该BTI测试电路还可以利用被测电路中的晶体管搭建以进一步降低测试方案的硬件成本和可复用性。该方案解决了现有晶体管BTI测试和芯片可靠性评估的效率较低，成本较高的问题。

公开(公告)号：CN119741185A

公开(公告)日：2025-04-01

申请号：CN202411817124.9

申请日：2024-12-11

Applicant: 安徽大学

Inventor： 李志刚 ,  武思源 ,  戴成虎 ,  李鑫 ,  郝礼才 ,  卢文娟 ,  赵强 ,  朱明 ,  蔺智挺 ,  吴秀龙

IPC: G06T1/20 ,  G06T1/60 ,  G06T7/11 ,  G06T7/62 ,  G06V10/75

Abstract: 本发明涉及集成电路设计领域中的一种数字图像处理方法及硬件电路、特征向量存储与匹配方法。数字图像处理方法包括：在数字图像中，以每个特征点为中心，以r格像素为半径定下一个圆形区域；分别从圆心角0°、‑22.5°开始，每隔45°均划分出8块扇形区域，顺次交叉编码；针对同一存储单元的存储内容m个幅值存储位置进行1至m的顺次编码；旋转数字图像使主方向角呈0°；改变旋转前扇形区域的存储信息的信息存储位置和相应m个幅值的幅值存储位置。本发明针对每个特征点在划定圆形区域的基础上，勾画出存在重叠关系的16个扇形区域，因此根据主方向角旋转后，圆形区域不需要重新统计，只需把存储的顺序变动，简化特征向量生成过程，利于硬件实现。

公开(公告)号：CN119483593A

公开(公告)日：2025-02-18

申请号：CN202510065555.2

申请日：2025-01-16

Applicant: 安徽大学

Inventor： 赵强 ,  江海滨 ,  强斌 ,  李鑫 ,  李志刚 ,  郝礼才 ,  彭春雨 ,  卢文娟 ,  蔺智挺 ,  吴秀龙

IPC: H03M1/08 ,  H03M1/12

Abstract: 本发明涉及图像传感器设计技术领域，具体涉及用于CIS的高速Pipe‑SAR‑ADC电路及模块。本发明的电路首先通过CDS‑PGA部对输入信号进行采样保持、增益放大、引入固定偏移，得到差分信号；再通过第一级SAR‑ADC部对差分信号进行6bit量化，得到6位数值码及残差信号；接着通过MDAC部将残差信号进行放大，得到放大信号；然后通过第二级SAR‑ADC部对到放大信号进行7bit量化，得到7位数值码；最后通过冗余校准部依据6位数值码、7位数值码进行冗余校准得到最终的12位数字码。本发明不仅能够满足更高的输入信号范围、更高的信噪比，而且降低了噪声、消除了失调电压，能够实现高速、低噪声及高分辨率。

公开(公告)号：CN115051698B

公开(公告)日：2025-02-18

申请号：CN202210695673.8

申请日：2022-06-20

Applicant: 安徽大学

Inventor： 卢文娟 ,  王丽萍 ,  王志轩 ,  彭春雨 ,  赵强 ,  郝礼才 ,  戴成虎 ,  高珊 ,  吴秀龙 ,  陈军宁

IPC: H03K17/28 ,  H03K17/687

Abstract: 本发明涉及适用于低功耗芯片的延时电路、模块、芯片及延时方法。延时电路包括：缓冲器、级联的N个延时单元、N个漏电单元、N个负载电容。延时单元包括PMOS管PM1和NMOS管NM1，漏电单元包括PMOS管PM5。PM1的栅极和NM1的栅极连接并作为延时单元的输入端，PM1的源极和PM5的栅极连接，NM1的源极、负载电容的下极板和PM5的漏极连接，PM1的漏极、NM1的漏极、PM5的源极和负载电容的上极板连接作为延单元的输出端，缓冲器的输入端连接位于末级的延时单元的输出端。本发明在电压源上电或下电时，通过漏电单元自适应地及时将多余电荷泄放，从而保证正确的延时功能和延时大小。

公开(公告)号：CN114863971B

公开(公告)日：2025-02-14

申请号：CN202210412408.4

申请日：2022-04-19

Applicant: 安徽大学 ,  合肥市微电子研究院有限公司

Inventor： 彭春雨 ,  郑好 ,  卢文娟 ,  高珊 ,  郝礼才 ,  赵强 ,  吴秀龙 ,  蔺智挺 ,  陈军宁

IPC: G11C11/419

Abstract: 本发明公开了一种位线泄漏电流、灵敏放大器及存储器的控制电路，包括由8T SRAM存储单元构成的存储阵列和具有对称结构的四输入灵敏放大器，存储阵列的两对传输管分别与主位线对和副位线对连接；一列存储单元中连接同一侧存储节点的一根主位线和一根副位线分别与所述四输入灵敏放大器两侧的一个输入端连接，其中：所述四输入灵敏放大器中已与副位线连接的一侧的输入端与另一根主位线连接，已与主位线连接的一侧的输入端与另一根副位线连接。该电路结构在不增加更多控制信号的情况下，能够实时地检测并补偿位线泄漏电流；在位线泄漏电流很大的情况下，依然能够读出正确的数据，有很稳定的性能。

公开(公告)号：CN119360924A

公开(公告)日：2025-01-24

申请号：CN202411958430.4

申请日：2024-12-30

Applicant: 安徽大学

Inventor： 蔺智挺 ,  吕婧 ,  戴成虎 ,  彭春雨 ,  卢文娟 ,  刘玉 ,  李鑫 ,  吴秀龙

IPC: G11C16/24 ,  G11C16/26 ,  G11C7/06

Abstract: 本发明涉及DRAM电路设计技术领域，具体涉及一种减小位线耦合电容影响的DRAM阵列电路及模块。本发明包括：目标阵列、参考阵列、奇行灵敏放大器SAk、偶行灵敏放大器SAj、奇行预充电路PREk、奇行开关Sbl,k、奇行开关Sblb,k。本发明将DRAM阵列电路的位线按照奇偶行进行划分，通过对奇行位线增设额外的预充电路、并配合奇行位线与奇行灵敏放大器进行接通或断开，实现奇偶读取；本发明的奇偶读取相较于传统DRAM阵列读取，能够大幅度降低DRAM阵列耦合电容的影响，显著提升DRAM阵列读取结果准确率。本发明解决了传统DRAM阵列电路进行读取时受位线耦合电容影响大的问题。

公开(公告)号：CN119356640A

公开(公告)日：2025-01-24

申请号：CN202411918331.3

申请日：2024-12-25

Applicant: 安徽大学

Inventor： 刘玉 ,  楼扬 ,  毛康康 ,  蔺智挺 ,  吴秀龙 ,  李鑫 ,  戴成虎 ,  彭春雨 ,  卢文娟 ,  周永亮 ,  郝礼才 ,  胡薇 ,  李志刚

IPC: G06F7/544 ,  G06F7/575 ,  G06N3/065

Abstract: 本发明属于集成电路领域，具体涉及一种随机计算的CIM电路及适于机器学习训练的MAC运算电路，该电路包括：存算阵列、随机量化电路、以及外围电路。其中，存算阵列采用具有数据存储和逻辑运算功能的SRAM阵列。随机量化电路包括随机电压生成器、孪生比较器阵列、随机累加电路和转码电路。随机电压生成器生成随机电压，孪生比较器阵列利用随机电压生成SRAM阵列输出的运算结果的随机比特流，随机累加电路根据各个随机比特流在随机域内实现乘积结果的累加；转码电路将最终结果的随机比特流转码为对应的数值。本发明还引入转置设计来实现更高效的全并行操作。本发明解决了现有各类采用全加器的CIM电路存在的面积效率较低和功耗较高的问题。