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公开(公告)号：CN103425620A
公开(公告)日：2013-12-04
申请号：CN201310365930.2
申请日：2013-08-20
Applicant: 复旦大学
Abstract: 本发明属于多核处理器技术领域，具体为一种基于多令牌环的加速器与处理器的耦合结构。该耦合结构包括：内环、外环、处理器、加速器，以及它们之间的三个接口模块；内环和外环，二者相互独立，分别按顺时针和逆时针方向传输数据；源节点（发送数据的处理器或加速器）根据路径最短原则来选择通过内环还是外环将数据传输至目的节点（接收数据的处理器或加速器）。本发明结构支持处理器与处理器之间、处理器与加速器之间以及加速器与加速器之间的数据传输，具有很强的灵活性。一个节点上的加速器可以被挂载在令牌环上的任何一个处理器访问，具有很强的共享性。
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公开(公告)号：CN103425498A
公开(公告)日：2013-12-04
申请号：CN201310363840.X
申请日：2013-08-20
Applicant: 复旦大学
Abstract: 本发明属于微处理器技术领域，具体涉及一种微处理器的指令存储器及其优化功耗的方法。本发明将指令存储器的位宽扩充为4条指令，并且，相应地对存储器的指令选择逻辑、选择信号、时钟信号进行修改，实现指令存储器的位宽扩展。另外，本发明还针对程序中可能出现的分支导致这种技术性能降低进行了功耗优化处理，保证本发明在有分支的情况下仍然能不差于原始的设计。与现有的架构相比，本发明提供的长指令字指令存储器及优化功耗的方法，能够在几乎不增加硬件开销、并且不影响处理器工作最高频率的情况下，有效地降低大部分嵌入式应用的访存功耗，从而降低整个处理器的功耗。
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公开(公告)号：CN102325253B
公开(公告)日：2013-10-16
申请号：CN201110232250.4
申请日：2011-08-15
Applicant: 复旦大学
IPC: H04N7/26
Abstract: 本发明属于视频编码技术领域，具体为一种四路并行编码的CAVLC编码器。本发明采用扫描级和编码级并行处理的二级流水线结构，扫描级一次可以扫描四个系数的，大大的减少扫描一个4x4块所需要的时间。同样，通过四个level和Run_before并行编码的方式来缩短编码级所需要的时间。编码级的所需要的时间通过细致的设计，使得其所消耗的时间和扫描级所用的时间相同。这样，整个CAVLC的两级流水线可以得到最大的吞吐率，极大地减小完成一个宏块的编码所需要的时钟数。
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公开(公告)号：CN101179291B
公开(公告)日：2012-11-21
申请号：CN200710047406.5
申请日：2007-10-25
Applicant: 复旦大学
IPC: H04B1/7183 , H04B1/719 , H04L27/26
Abstract: 本发明属于无线通信技术领域，具体涉及一种基于条件最大似然估计的超宽带(UWB)通信系统同步方法。利用UWB符号结构存在的循环平稳性，对接收波形进行帧级噪声抑制处理，构造出同步所需的噪声模板，再利用所发明的噪声模板互相关估计获得表征一帧能量的参数Aξ，转而使用该参数估计表征帧级定时偏差量nf；最后利用所提出的滑动相关搜索进行精同步，获得帧内定时偏差量ξ。本发明所提出的前两项改进能更有效地抑制参数估计过程中噪声分量的影响，提高低信噪比情况下同步均方误差性能；并可降低高信噪比情况下的同步均方误差性能下限。
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公开(公告)号：CN101771421B
公开(公告)日：2012-10-17
申请号：CN201010121902.2
申请日：2010-03-11
Applicant: 复旦大学
IPC: H03M13/11
Abstract: 本发明属于无线通信和微电子技术领域，具体为一种基于TDMP的超高速低功耗低密度奇偶校验码(QC-LDPC)解码器。通过对称六级流水线、行块和列块交织、非零子矩阵重排序、和值寄存器堆四象限划分以及读写旁路技术，解码器按行序串行扫描，横向更新和纵向更新每个时钟周期各处理两个非零子矩阵。横向更新和纵向更新完全交叠。特别地，和值寄存器堆不仅存储变量节点的和值，还作为FIFO存储两相之间传递的暂态外信息。该解码器架构具有很强的可配置性，可以容易地移植到其它任何规则或者非规则的QC-LDPC码，解码性能优异，峰值频率能够达到214兆赫兹，吞吐量可以达到1千兆比特每秒左右，芯片功耗仅有397毫瓦。
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Patent Agency Ranking
公开(公告)号：CN102385908A
公开(公告)日：2012-03-21
申请号：CN201110261855.6
申请日：2011-09-06
Applicant: 复旦大学
Abstract: 本发明属于集成电路存储单元设计技术领域，具体为一种多端口寄存器堆存储单元及其布局布线方法。耦合的反相器采用六管结构，读位线和耦合的反相器之间采用NMOS管隔离，以防止读破坏。内部连线和VSS全部采用金属层1（M1），有效的减小了布线层数。通过写字线使用金属层2（M2），读字线使用金属层4（M4）布线，可以有效减少字线之间的耦合电容，并且减弱了由于字线数目增多造成的单元面积增大。VDD采用M2进行水平方向布线，位线使用金属层3（M3）进行垂直方向布线。
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公开(公告)号：CN101894096A
公开(公告)日：2010-11-24
申请号：CN201010209118.7
申请日：2010-06-24
Applicant: 复旦大学
IPC: G06F17/14
Abstract: 本发明属于无线数字通信技术领域，具体为一种适用于CMMB和DVB-H/T的FFT运算电路结构。该FFT运算电路结构，由控制信号发生器，输入信号重新排序模块，存储器SinglePort RAM模块，存储器读/写地址产生器模块，2/4/8点蝶形运算单元，复数乘法器模块，旋转因子数据存储器和旋转因子存储地址发生器模块等构成。本发明采用双路并行流水处理的数据通路，由2个蝶形运算单元和2个复数乘法器各组成一条独立的数据通路。每一个模块都考虑了两种标准在OFDM符号构成上的共性，从而实现硬件融合，并且通过控制信号控制不同模块的工作模式。
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公开(公告)号：CN101887397A
公开(公告)日：2010-11-17
申请号：CN201010191648.3
申请日：2010-06-03
Applicant: 复旦大学
Abstract: 本发明属于信息安全技术领域，具体为一种抗时间驱动缓存攻击的硬件改进结构。本发明维持处理器原数据缓存结构，只在其外围加入若干部件，包括：缓存缺失数实时检测模块、数据预取模块、多路选择器、伪缺失应激生成模块、两个与门和仲裁模块；使得其能抵抗针对AES的时间驱动的缓存攻击。本发明提出的cache改进方案在MIPS 4kc处理器上实现，并通过FPGA测试验证其能有效抵抗各种类型的时间驱动缓存攻击。本发明方案消耗很少的硬件代价，而AES加解密算法运行性能损失不到10％。
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公开(公告)号：CN101834797A
公开(公告)日：2010-09-15
申请号：CN201010167572.0
申请日：2010-05-06
Applicant: 复旦大学
Abstract: 本发明属于可靠性计算技术领域，具体一种针对片上网络的低复杂度和可扩展的容错路由算法。本发明采用系统分区和分而治之各个击破的策略，针对中心区域、四个边界和四个角部区域不同部位的出错情况，该路由算法都可以很好的容纳。在某些节点出错的情况下整个系统仍旧可以工作，从而可以大大增强系统的容错能力和可持续服务能力，变相的提高了芯片的良品率和系统的使用寿命，降低了系统的成本。本发明适用于可靠性要求非常高的场合，比如航空航天、军用网络、金融交易、银行等关键领域，也适用于民用和消费电子等领域。
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公开(公告)号：CN101800559A
公开(公告)日：2010-08-11
申请号：CN201010121892.2
申请日：2010-03-11
Applicant: 复旦大学
IPC: H03M13/11
Abstract: 本发明属于无线通信和微电子技术领域，具体为基于TDMP的高速可配置QC-LDPC解码器。该解码器采用对称四级流水线、行块和列块交织、非零子矩阵重排序、和值寄存器堆奇偶集划分，横向更新和纵向更新按行序串行扫描，每个时钟周期各处理一个非零子矩阵等技术措施。横向更新和纵向更新完全交叠；和值寄存器堆不仅存储变量节点的和值，还存储两相之间传递的暂态外信息。解码器采用相对偏移量置换网络，只对读取的和值进行循环移位。通过一种独特的提前终止策略，可以节省半次到一次迭代周期。本发明解码器架构可以非常灵活地应用到任何形式的规则、非规则QC-LDPC码。
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