公开(公告)号：CN1828897A

公开(公告)日：2006-09-06

申请号：CN200610007006.7

申请日：2006-02-14

Applicant: 三洋电机株式会社

Inventor： 神田良 ,  菊地修一 ,  大竹诚治

IPC: H01L27/04 ,  H01L23/62

Abstract: 一种半导体装置，在现有的半导体装置中，存在为保护元件不受过电压影响而设置的N型扩散区域窄，击穿电流集中，保护用PN接合区域被破坏的问题。在本发明的半导体装置中，在衬底(2)和外延层(3)上形成有N型埋入扩散层(4)。P型埋入扩散层(5)形成在N型埋入扩散层(4)上面的宽的区域，且形成有过电压保护用的PN接合区域(16)。P型扩散层(6)与P型埋入扩散层(5)连接形成。PN接合区域16的击穿电压比源－漏极间的击穿电压低。根据该结构，可防止击穿电流的集中，且可保护半导体装置不受过电压影响。

公开(公告)号：CN1259729C

公开(公告)日：2006-06-14

申请号：CN02127669.2

申请日：2002-08-07

Applicant: 三洋电机株式会社

Inventor： 菊地修一 ,  木绵正明

IPC: H01L29/78 ,  H01L21/336

CPC classification number: H01L29/66537 ,  H01L29/42368 ,  H01L29/66659 ,  H01L29/7835

Abstract: 一种半导体器件，在半导体层上隔着栅绝缘膜配置有一个栅电极，并与该栅电极邻接地配置有源漏区域，其中，上述栅绝缘膜具有3种以上的膜厚度。能确保高的漏极耐压、缓和电场集中以及提高半导体器件的驱动能力。

公开(公告)号：CN1217385C

公开(公告)日：2005-08-31

申请号：CN02127668.4

申请日：2002-08-07

Applicant: 三洋电机株式会社

Inventor： 菊地修一 ,  木绵正明

IPC: H01L21/283

CPC classification number: H01L21/823462 ,  H01L21/823412 ,  H01L21/823493

Abstract: 形成不使元件隔离能力下降的具有不同膜厚度的栅绝缘膜。在上述半导体衬底1上形成膜厚度不同的栅绝缘膜的栅绝缘膜形成方法中，其特征在于包含：在形成厚的栅绝缘膜9和薄的栅绝缘膜10后，在该栅绝缘膜9、10上形成多晶硅膜11的工序；在上述多晶硅膜11的规定区域上形成多晶硅氮化膜14后，把该多晶硅氮化膜14作为掩模选择氧化上述多晶硅膜11形成元件隔离膜15A和栅绝缘膜15B的工序。

公开(公告)号：CN1479383A

公开(公告)日：2004-03-03

申请号：CN03147849.2

申请日：2003-06-25

Applicant: 三洋电机株式会社

Inventor： 菊地修一 ,  上原正文 ,  西部荣次 ,  安斋胜义

IPC: H01L29/78 ,  H01L27/04 ,  H01L21/336 ,  H01L21/82

CPC classification number: H01L29/66659 ,  H01L29/1083 ,  H01L29/7835

Abstract: 一种半导体装置及其制造方法，提高高耐压MOS晶体管的静电破坏耐量。在MOS晶体管的N+型漏层(9)下不形成N－型漏层(11)，且在N+型漏层(9)下的区域形成P+型埋入层(11)。在N+型漏层(9)和P+型埋入层(11)之间形成高浓度的PN结。即，局部形成结耐压小的区域。因此，在栅极(6)下的N－型漏层(2)热破坏前，浪涌电流通过该PN结逃逸到硅衬底1。其结果可提高ESD耐量。

公开(公告)号：CN1366349A

公开(公告)日：2002-08-28

申请号：CN01117410.2

申请日：2001-04-26

Applicant: 三洋电机株式会社

Inventor： 菊地修一 ,  西部荣次 ,  铃木琢也

IPC: H01L29/78 ,  H01L21/336

CPC classification number: H01L29/66659 ,  H01L21/26586 ,  H01L29/7835

Abstract: 本发明的课题是谋求工作耐压的提高。特征在于,具备:N+型源区9,与栅电极7的一端邻接;N－－型漏区5A和与该漏区5A相连地形成的N－型漏区5B,在上述第1栅绝缘膜4下至少在上述衬底内的规定深度的位置上具有杂质浓度峰值,在接近于衬底表面的区域中杂质浓度变低;N+型漏区10,离开上述栅电极7的另一端且被包含在上述N－型漏区5B中:以及N型层11,从上述第1栅绝缘膜4的一个端部起横跨上述N+型漏区10间。

公开(公告)号：CN101809727B

公开(公告)日：2012-03-21

申请号：CN200880109247.X

申请日：2008-09-26

Applicant: 三洋电机株式会社 ,  三洋半导体株式会社

Inventor： 武田安弘 ,  大竹诚治 ,  菊地修一

IPC: H01L21/336 ,  H01L29/78

CPC classification number: H01L29/0696 ,  H01L21/26586 ,  H01L29/1095 ,  H01L29/42368 ,  H01L29/4238 ,  H01L29/66689 ,  H01L29/7816

Abstract: 本发明提供一种DMOS晶体管及其制造方法。在本发明的DMOS晶体管中，通过斜向离子注入形成主体层时，能够降低漏电流，并且能够提高晶体管截止时的源极漏极间耐压。形成光致抗蚀层(18)之后，将光致抗蚀层(18)和栅电极(14)作为掩模，从A′箭头所示的第一方向向栅电极(14)的内侧的第一角部(14C1)进行第一离子注入。通过该第一离子注入，形成第一主体层(17A′)。第一主体层(17A′)从第一角部(14C1)延伸到栅电极(14)的下方而形成，从而能够确保第一角部(14C1)的主体层(17A′)的P型杂质浓度比现有例的晶体管高。

公开(公告)号：CN101442073B

公开(公告)日：2011-02-09

申请号：CN200710306670.6

申请日：2007-11-23

Applicant: 三洋电机株式会社 ,  三洋半导体株式会社

Inventor： 菊地修一 ,  中谷清史 ,  田中秀治

IPC: H01L29/78 ,  H01L29/06 ,  H01L27/088 ,  H01L21/336 ,  H01L21/8234

Abstract: 一种在含有DMOS晶体管的半导体器件中，减小芯片面积且导通电阻低、电流驱动能力高的DMOS晶体管。在N型外延层(2)的表面上形成相反导电类型(P型)的P+W层(4)，在该P+W层(4)内形成DMOS晶体管(50)。用P+W层(4)使外延层(2)与漏极区域绝缘。由此，就能够在用绝缘分离层(15)包围的一个区域内混载DMOS晶体管和其它的器件元件。此外，在栅极(6)下方的P+W层(4)的表面区域中形成N型FN层(20)。形成与栅极(6)的漏极层(12)侧的端部相邻接的N+D层(23)。此外，在漏极层(12)的接触区域的下方，形成比漏极层(12)更深的P型杂质层(P+D层(22)、FP层(24))。

公开(公告)号：CN101442072B

公开(公告)日：2011-02-09

申请号：CN200710306669.3

申请日：2007-11-23

Applicant: 三洋电机株式会社 ,  三洋半导体株式会社

Inventor： 菊地修一 ,  中谷清史 ,  田中秀治

IPC: H01L29/78 ,  H01L29/06

Abstract: 本发明涉及一种半导体器件，特别涉及一种具有高的源·漏极耐压BVds且低导通电阻、电流驱动能力高的MOS晶体管。在漂移区(12)内形成用于降低导通电阻的N阱层(25、26)，降低导通电阻。在栅极(5)的下方形成N阱层(25)，使其与N阱层(26)仅离开规定距离。借助于此离开的空间，确保栅极(5)的漏极层(11)侧的端部处的耐压。此外，在包含外延层(2)表面的P+L层(13)的区域中形成N阱层(26)。N阱层(26)的漏极层(11)侧的端部位于P+L层(13)的漏极层(11)侧的端部附近，远离N阱层(10)。借助于此离开的空间，容易从P+L层(13)扩展耗尽层，进一步确保耐压。

公开(公告)号：CN101809727A

公开(公告)日：2010-08-18

申请号：CN200880109247.X

申请日：2008-09-26

Applicant: 三洋电机株式会社 ,  三洋半导体株式会社

Inventor： 武田安弘 ,  大竹诚治 ,  菊地修一

IPC: H01L21/336 ,  H01L29/78

CPC classification number: H01L29/0696 ,  H01L21/26586 ,  H01L29/1095 ,  H01L29/42368 ,  H01L29/4238 ,  H01L29/66689 ,  H01L29/7816

Abstract: 本发明提供一种DMOS晶体管及其制造方法。在本发明的DMOS晶体管中，通过斜向离子注入形成主体层时，能够降低漏电流，并且能够提高晶体管截止时的源极漏极间耐压。形成光致抗蚀层(18)之后，将光致抗蚀层(18)和栅电极(14)作为掩模，从A′箭头所示的第一方向向栅电极(14)的内侧的第一角部(14C1)进行第一离子注入。通过该第一离子注入，形成第一主体层(17A′)。第一主体层(17A′)从第一角部(14C1)延伸到栅电极(14)的下方而形成，从而能够确保第一角部(14C1)的主体层(17A′)的P型杂质浓度比现有例的晶体管高。

公开(公告)号：CN101026192B

公开(公告)日：2010-06-16

申请号：CN200710084957.9

申请日：2007-02-17

Applicant: 三洋电机株式会社

Inventor： 田中秀治 ,  菊地修一 ,  中谷清史

IPC: H01L29/78 ,  H01L21/336

CPC classification number: H01L29/7835 ,  H01L29/086 ,  H01L29/0878 ,  H01L29/0886 ,  H01L29/402 ,  H01L29/66659

Abstract: 本发明提供一种高耐压MOS晶体管，其具有高的栅极耐压和高的源极-漏极耐压，并且具有低的接通电阻。其在外延硅层(2)上，经由LOCOS膜(4)形成栅极电极(5)。在LOCOS膜(4)的左侧形成P型第一漂移层(6)，在LOCOS膜(4)的右侧的外延硅层(2)表面上，与第一漂移层(6)相向，且在其间夹着栅极电极(5)而配置P+型源极层(7)。形成有比第一漂移层(6)更深地向外延硅层(2)中扩散、并从第一漂移层(6)下方向LOCOS膜(4)的左侧下方延伸的P型第二漂移层(9)。在LOCOS膜(4)的左端下方的第二漂移层(9)的下部形成有凹部R。