-
公开(公告)号：CN101442073A
公开(公告)日：2009-05-27
申请号：CN200710306670.6
申请日：2007-11-23
IPC: H01L29/78 , H01L29/06 , H01L27/088 , H01L21/336 , H01L21/8234
Abstract: 一种在含有DMOS晶体管的半导体器件中，减小芯片面积且导通电阻低、电流驱动能力高的DMOS晶体管。在N型外延层(2)的表面上形成相反导电类型(P型)的P+W层(4)，在该P+W层(4)内形成DMOS晶体管(50)。用P+W层(4)使外延层(2)与漏极区域绝缘。由此，就能够在用绝缘分离层(15)包围的一个区域内混载DMOS晶体管和其它的器件元件。此外，在栅极(6)下方的P+W层(4)的表面区域中形成N型FN层(20)。形成与栅极(6)的漏极层(12)侧的端部相邻接的N+D层(23)。此外，在漏极层(12)的接触区域的下方，形成比漏极层(12)更深的P型杂质层(P+D层(22)、FP层(24))。
-
公开(公告)号：CN101567387B
公开(公告)日：2010-11-10
申请号：CN200910132147.5
申请日：2009-04-21
IPC: H01L29/78 , H01L29/08 , H01L29/10 , H01L29/423
CPC classification number: H01L29/7816 , H01L29/0878 , H01L29/41758 , H01L29/41775 , H01L29/4238 , H01L29/456 , H01L29/4933 , H01L29/665 , H01L29/66689
Abstract: 一种DMOS晶体管。减少DMOS晶体管的导通电阻，而且防止静电破坏强度的恶化。把DMOS晶体管的源极层(5)端部配置成从栅极电极(7)内侧的角部(7A)后退。不把源极层(5)上的硅化物层(11)从源极层(5)的端部向外延伸。即虽然在源极层(5)的表面形成硅化物层(11)，但在源极层(5)与栅极电极(7)内侧的角部(7A)之间露出的体层(4)表面并没形成硅化物层(11)。由此，没有电流集中，由于电流在DMOS晶体管整体大致均匀流动，所以能够提高静电破坏强度。
-
公开(公告)号：CN101567387A
公开(公告)日：2009-10-28
申请号：CN200910132147.5
申请日：2009-04-21
IPC: H01L29/78 , H01L29/08 , H01L29/10 , H01L29/423
CPC classification number: H01L29/7816 , H01L29/0878 , H01L29/41758 , H01L29/41775 , H01L29/4238 , H01L29/456 , H01L29/4933 , H01L29/665 , H01L29/66689
Abstract: 一种DMOS晶体管。减少DMOS晶体管的导通电阻，而且防止静电破坏强度的恶化。把DMOS晶体管的源极层(5)端部配置成从栅极电极(7)内侧的角部(7A)后退。不把源极层(5)上的硅化物层(11)从源极层(5)的端部向外延伸。即虽然在源极层(5)的表面形成硅化物层(11)，但在源极层(5)与栅极电极(7)内侧的角部(7A)之间露出的体层(4)表面并没形成硅化物层(11)。由此，没有电流集中，由于电流在DMOS晶体管整体大致均匀流动，所以能够提高静电破坏强度。
-
公开(公告)号：CN101442072A
公开(公告)日：2009-05-27
申请号：CN200710306669.3
申请日：2007-11-23
Abstract: 本发明涉及一种半导体器件，特别涉及一种具有高的源·漏极耐压BVds且低导通电阻、电流驱动能力高的MOS晶体管。在漂移区(12)内形成用于降低导通电阻的N阱层(25、26)，降低导通电阻。在栅极(5)的下方形成N阱层(25)，使其与N阱层(26)仅离开规定距离。借助于此离开的空间，确保栅极(5)的漏极层(11)侧的端部处的耐压。此外，在包含外延层(2)表面的P+L层(13)的区域中形成N阱层(26)。N阱层(26)的漏极层(11)侧的端部位于P+L层(13)的漏极层(11)侧的端部附近，远离N阱层(10)。借助于此离开的空间，容易从P+L层(13)扩展耗尽层，进一步确保耐压。
-
公开(公告)号：CN101809727B
公开(公告)日：2012-03-21
申请号：CN200880109247.X
申请日：2008-09-26
IPC: H01L21/336 , H01L29/78
CPC classification number: H01L29/0696 , H01L21/26586 , H01L29/1095 , H01L29/42368 , H01L29/4238 , H01L29/66689 , H01L29/7816
Abstract: 本发明提供一种DMOS晶体管及其制造方法。在本发明的DMOS晶体管中，通过斜向离子注入形成主体层时，能够降低漏电流，并且能够提高晶体管截止时的源极漏极间耐压。形成光致抗蚀层(18)之后，将光致抗蚀层(18)和栅电极(14)作为掩模，从A′箭头所示的第一方向向栅电极(14)的内侧的第一角部(14C1)进行第一离子注入。通过该第一离子注入，形成第一主体层(17A′)。第一主体层(17A′)从第一角部(14C1)延伸到栅电极(14)的下方而形成，从而能够确保第一角部(14C1)的主体层(17A′)的P型杂质浓度比现有例的晶体管高。
-
Patent Agency Ranking
公开(公告)号：CN101442073B
公开(公告)日：2011-02-09
申请号：CN200710306670.6
申请日：2007-11-23
IPC: H01L29/78 , H01L29/06 , H01L27/088 , H01L21/336 , H01L21/8234
Abstract: 一种在含有DMOS晶体管的半导体器件中，减小芯片面积且导通电阻低、电流驱动能力高的DMOS晶体管。在N型外延层(2)的表面上形成相反导电类型(P型)的P+W层(4)，在该P+W层(4)内形成DMOS晶体管(50)。用P+W层(4)使外延层(2)与漏极区域绝缘。由此，就能够在用绝缘分离层(15)包围的一个区域内混载DMOS晶体管和其它的器件元件。此外，在栅极(6)下方的P+W层(4)的表面区域中形成N型FN层(20)。形成与栅极(6)的漏极层(12)侧的端部相邻接的N+D层(23)。此外，在漏极层(12)的接触区域的下方，形成比漏极层(12)更深的P型杂质层(P+D层(22)、FP层(24))。
-
公开(公告)号：CN101442072B
公开(公告)日：2011-02-09
申请号：CN200710306669.3
申请日：2007-11-23
Abstract: 本发明涉及一种半导体器件，特别涉及一种具有高的源·漏极耐压BVds且低导通电阻、电流驱动能力高的MOS晶体管。在漂移区(12)内形成用于降低导通电阻的N阱层(25、26)，降低导通电阻。在栅极(5)的下方形成N阱层(25)，使其与N阱层(26)仅离开规定距离。借助于此离开的空间，确保栅极(5)的漏极层(11)侧的端部处的耐压。此外，在包含外延层(2)表面的P+L层(13)的区域中形成N阱层(26)。N阱层(26)的漏极层(11)侧的端部位于P+L层(13)的漏极层(11)侧的端部附近，远离N阱层(10)。借助于此离开的空间，容易从P+L层(13)扩展耗尽层，进一步确保耐压。
-
公开(公告)号：CN101809727A
公开(公告)日：2010-08-18
申请号：CN200880109247.X
申请日：2008-09-26
IPC: H01L21/336 , H01L29/78
CPC classification number: H01L29/0696 , H01L21/26586 , H01L29/1095 , H01L29/42368 , H01L29/4238 , H01L29/66689 , H01L29/7816
Abstract: 本发明提供一种DMOS晶体管及其制造方法。在本发明的DMOS晶体管中，通过斜向离子注入形成主体层时，能够降低漏电流，并且能够提高晶体管截止时的源极漏极间耐压。形成光致抗蚀层(18)之后，将光致抗蚀层(18)和栅电极(14)作为掩模，从A′箭头所示的第一方向向栅电极(14)的内侧的第一角部(14C1)进行第一离子注入。通过该第一离子注入，形成第一主体层(17A′)。第一主体层(17A′)从第一角部(14C1)延伸到栅电极(14)的下方而形成，从而能够确保第一角部(14C1)的主体层(17A′)的P型杂质浓度比现有例的晶体管高。
-
公开(公告)号：CN101106127A
公开(公告)日：2008-01-16
申请号：CN200710128330.9
申请日：2007-07-06
CPC classification number: H01L27/0266
Abstract: 一种静电破坏保护电路，提高保护内部电路不受静电等浪涌电压影响的性能(动作速度或静电破坏耐性)。在配线(3)和VSS(接地电压)配线(4)之间连接N沟道型MOS晶体管(5)。在配线(3)和MOS晶体管(5)的栅极之间连接第一电容器(6)，在VSS配线(4)和栅极之间连接第二电容器(7)。施加在输入输出端子(2)上的电压由这些电容元件分压，将该分压电压对栅极施加。在浪涌产生时，通过分压电压将MOS晶体管(5)强制接通，流过电流，保护内部电路(1)。另外，相对于过大的浪涌，寄生双极晶体管接通。在双极和VSS配线(4)之间配置齐纳二极管(8)，以使施加在栅极上的电压不会上升到一定电压以上。
-
公开(公告)号：CN100533769C
公开(公告)日：2009-08-26
申请号：CN200710084951.1
申请日：2007-02-17
Applicant: 三洋电机株式会社
IPC: H01L29/78 , H01L21/336
CPC classification number: H01L29/0878 , H01L29/0688 , H01L29/0847 , H01L29/404 , H01L29/66659 , H01L29/7835
Abstract: 本发明涉及一种高耐压MOS晶体管，其具有300V左右的高的源极-漏极耐压Bvds，并且具有低的接通电阻。形成有从源极层(55)侧向栅极电极(54)下方延伸的N型体层(63)。形成有比第一漂移层(65)更深地扩散到外延半导体层(51)中，并从第一漂移层(65)的下方向栅极电极(54)的下方延伸，在该栅极电极(54)的下方与体层(63)形成PN结的P型第二漂移层(64)。该第二漂移层(64)和源极层(55)之间的体层(63)的表面成为沟道区域(CH2)。第一漂移层(65)形成为从容易产生电场集中的栅极电极(54)的左端部(E1)离开。
-
-
-
-
-
-
-
-
-
Search Results
59
records
(took 0.113 seconds)
