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公开(公告)号：CN101599508B
公开(公告)日：2011-10-05
申请号：CN200910133874.3
申请日：2009-04-08
Inventor： 大竹诚治
IPC: H01L29/861 , H01L27/06
CPC classification number: H01L27/0629
Abstract: 本发明涉及一种半导体装置。在箝位二极管中，能够抑制漏泄电流，同时降低其动作电压。在N-型半导体层2的表面，形成有P-型扩散层5。在P-型扩散层5的表面，形成有N+型扩散层6。在P-型扩散层5的表面，邻接N+型扩散层6形成有P+型扩散层7。在邻接P-型扩散层5的N-型半导体层2的表面，形成有N+型扩散层8。形成有阴极电极10，其穿过开口于N+型扩散层6上的绝缘膜9的接触孔，而电连接于N+型扩散层6。形成有配线11(阳极电极)，其穿过分别开口于P+型扩散层7以及N+型扩散层8上的绝缘膜9的各接触孔，而电连接于P+型扩散层7以及N+型扩散层8。
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公开(公告)号：CN101567387B
公开(公告)日：2010-11-10
申请号：CN200910132147.5
申请日：2009-04-21
IPC: H01L29/78 , H01L29/08 , H01L29/10 , H01L29/423
CPC classification number: H01L29/7816 , H01L29/0878 , H01L29/41758 , H01L29/41775 , H01L29/4238 , H01L29/456 , H01L29/4933 , H01L29/665 , H01L29/66689
Abstract: 一种DMOS晶体管。减少DMOS晶体管的导通电阻，而且防止静电破坏强度的恶化。把DMOS晶体管的源极层(5)端部配置成从栅极电极(7)内侧的角部(7A)后退。不把源极层(5)上的硅化物层(11)从源极层(5)的端部向外延伸。即虽然在源极层(5)的表面形成硅化物层(11)，但在源极层(5)与栅极电极(7)内侧的角部(7A)之间露出的体层(4)表面并没形成硅化物层(11)。由此，没有电流集中，由于电流在DMOS晶体管整体大致均匀流动，所以能够提高静电破坏强度。
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公开(公告)号：CN101567387A
公开(公告)日：2009-10-28
申请号：CN200910132147.5
申请日：2009-04-21
IPC: H01L29/78 , H01L29/08 , H01L29/10 , H01L29/423
CPC classification number: H01L29/7816 , H01L29/0878 , H01L29/41758 , H01L29/41775 , H01L29/4238 , H01L29/456 , H01L29/4933 , H01L29/665 , H01L29/66689
Abstract: 一种DMOS晶体管。减少DMOS晶体管的导通电阻，而且防止静电破坏强度的恶化。把DMOS晶体管的源极层(5)端部配置成从栅极电极(7)内侧的角部(7A)后退。不把源极层(5)上的硅化物层(11)从源极层(5)的端部向外延伸。即虽然在源极层(5)的表面形成硅化物层(11)，但在源极层(5)与栅极电极(7)内侧的角部(7A)之间露出的体层(4)表面并没形成硅化物层(11)。由此，没有电流集中，由于电流在DMOS晶体管整体大致均匀流动，所以能够提高静电破坏强度。
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公开(公告)号：CN101499439A
公开(公告)日：2009-08-05
申请号：CN200910004854.6
申请日：2009-01-21
IPC: H01L21/8232 , H01L21/8222 , H01L21/31 , H01L27/06
CPC classification number: H01L21/2652 , H01L21/8249 , H01L27/0623 , H01L29/6659 , H01L29/7833
Abstract: 本发明提供一种半导体装置的制造方法，其具备：第一工序，在半导体衬底上形成抑制杂质注入引起的缺陷增加的缺陷抑制膜；第二工序，通过从缺陷抑制膜上注入杂质而在半导体衬底表面形成元件活性区域；第三工序，除去缺陷抑制膜；第四工序，将抑制元件活性区域的界面准位上升的界面准位抑制膜形成于元件活性区域上。
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公开(公告)号：CN101809727B
公开(公告)日：2012-03-21
申请号：CN200880109247.X
申请日：2008-09-26
IPC: H01L21/336 , H01L29/78
CPC classification number: H01L29/0696 , H01L21/26586 , H01L29/1095 , H01L29/42368 , H01L29/4238 , H01L29/66689 , H01L29/7816
Abstract: 本发明提供一种DMOS晶体管及其制造方法。在本发明的DMOS晶体管中，通过斜向离子注入形成主体层时，能够降低漏电流，并且能够提高晶体管截止时的源极漏极间耐压。形成光致抗蚀层(18)之后，将光致抗蚀层(18)和栅电极(14)作为掩模，从A′箭头所示的第一方向向栅电极(14)的内侧的第一角部(14C1)进行第一离子注入。通过该第一离子注入，形成第一主体层(17A′)。第一主体层(17A′)从第一角部(14C1)延伸到栅电极(14)的下方而形成，从而能够确保第一角部(14C1)的主体层(17A′)的P型杂质浓度比现有例的晶体管高。
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Patent Agency Ranking
公开(公告)号：CN101809727A
公开(公告)日：2010-08-18
申请号：CN200880109247.X
申请日：2008-09-26
IPC: H01L21/336 , H01L29/78
CPC classification number: H01L29/0696 , H01L21/26586 , H01L29/1095 , H01L29/42368 , H01L29/4238 , H01L29/66689 , H01L29/7816
Abstract: 本发明提供一种DMOS晶体管及其制造方法。在本发明的DMOS晶体管中，通过斜向离子注入形成主体层时，能够降低漏电流，并且能够提高晶体管截止时的源极漏极间耐压。形成光致抗蚀层(18)之后，将光致抗蚀层(18)和栅电极(14)作为掩模，从A′箭头所示的第一方向向栅电极(14)的内侧的第一角部(14C1)进行第一离子注入。通过该第一离子注入，形成第一主体层(17A′)。第一主体层(17A′)从第一角部(14C1)延伸到栅电极(14)的下方而形成，从而能够确保第一角部(14C1)的主体层(17A′)的P型杂质浓度比现有例的晶体管高。
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公开(公告)号：CN101599508A
公开(公告)日：2009-12-09
申请号：CN200910133874.3
申请日：2009-04-08
Inventor： 大竹诚治
IPC: H01L29/861 , H01L27/06
CPC classification number: H01L27/0629
Abstract: 本发明涉及一种半导体装置。在箝位二极管中，能够抑制漏泄电流，同时降低其动作电压。在N－型半导体层2的表面，形成有P－型扩散层5。在P－型扩散层5的表面，形成有N+型扩散层6。在P－型扩散层5的表面，邻接N+型扩散层6形成有P+型扩散层7。在邻接P－型扩散层5的N－型半导体层2的表面，形成有N+型扩散层8。形成有阴极电极10，其穿过开口于N+型扩散层6上的绝缘膜9的接触孔，而电连接于N+型扩散层6。形成有配线11(阳极电极)，其穿过分别开口于P+型扩散层7以及N+型扩散层8上的绝缘膜9的各接触孔，而电连接于P+型扩散层7以及N+型扩散层8。
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公开(公告)号：CN101106127A
公开(公告)日：2008-01-16
申请号：CN200710128330.9
申请日：2007-07-06
CPC classification number: H01L27/0266
Abstract: 一种静电破坏保护电路，提高保护内部电路不受静电等浪涌电压影响的性能(动作速度或静电破坏耐性)。在配线(3)和VSS(接地电压)配线(4)之间连接N沟道型MOS晶体管(5)。在配线(3)和MOS晶体管(5)的栅极之间连接第一电容器(6)，在VSS配线(4)和栅极之间连接第二电容器(7)。施加在输入输出端子(2)上的电压由这些电容元件分压，将该分压电压对栅极施加。在浪涌产生时，通过分压电压将MOS晶体管(5)强制接通，流过电流，保护内部电路(1)。另外，相对于过大的浪涌，寄生双极晶体管接通。在双极和VSS配线(4)之间配置齐纳二极管(8)，以使施加在栅极上的电压不会上升到一定电压以上。
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公开(公告)号：CN101807599A
公开(公告)日：2010-08-18
申请号：CN201010121457.X
申请日：2010-02-11
Inventor： 大竹诚治
IPC: H01L29/78 , H01L21/336 , H01L23/60
CPC classification number: H01L29/7816 , H01L29/0626 , H01L29/0696 , H01L29/0873 , H01L29/0878 , H01L29/66689 , H01L29/7821
Abstract: 本发明的目的在于提供一种半导体装置及其制造方法。在现有的半导体装置中，因寄生Tr的导通电流在半导体层表面流动而存在元件受到热破坏的问题。在本发明的半导体装置中，在作为漏极区域的N型扩散层(9)，形成P型扩散层(14)及作为漏极导出区域的N型扩散层(10)。而且，P型扩散层(14)配置于MOS晶体管(1)的源极-漏极区域之间。根据该结构，对漏极电极(28)施加正的ESD浪涌，即便在寄生Tr1的导通电流(I1)流动的情况下，因寄生Tr1的导通电流(I1)的电流路径处于外延层深部侧，故也可防止MOS晶体管(1)受到热破坏。
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公开(公告)号：CN101339958A
公开(公告)日：2009-01-07
申请号：CN200810129578.1
申请日：2008-07-02
IPC: H01L29/78 , H01L21/336
Abstract: 本发明提供一种半导体装置，其具备：在栅电极和引出部之间，以与槽部的另一侧面邻接的方式形成，并且以比槽部的下端部更向下方延伸的方式形成的第二导电型的第一杂质区域，该栅电极在以一侧面与源极区域及基极区域邻接的方式形成的槽部内隔着绝缘膜形成；该引出部是在槽部和基极区域的下方存在的漏极区域的引出部。
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