公开(公告)号：CN105981176B

公开(公告)日：2019-03-08

申请号：CN201480057180.5

申请日：2014-09-16

Applicant: 株式会社东芝 ,  独立行政法人产业技术综合研究所 ,  富士电机株式会社

Inventor： 有吉惠子 ,  清水达雄 ,  四户孝 ,  先崎纯寿 ,  原田信介 ,  小岛贵仁

IPC: H01L29/78 ,  H01L21/318 ,  H01L21/336 ,  H01L29/12

Abstract: 根据一个实施方式，半导体装置包括第一半导体区域、第二半导体区域、第三半导体区域、第一电极、第二电极、控制电极和绝缘膜。第一半导体区域是第一导电型的并且包含SiC。第二半导体区域设置在第一半导体区域上并且具有第一表面。第二半导体区域是第二导电型的并且包含SiC。第三半导体区域设置在第二半导体区域上、是第一导电型的并且包含SiC。第一电极电连接到第一半导体区域。第二电极电连接到第三半导体区域。控制电极设置在第二半导体区域上。绝缘膜设置在第二半导体区域与控制电极之间。绝缘膜接触第一表面以及控制电极并且包含氮。氮的浓度分布的峰值的位置远离第一表面至少2nm但小于10nm，峰值的半峰宽为至少10nm但小于20nm。

公开(公告)号：CN108735811A

公开(公告)日：2018-11-02

申请号：CN201810177242.6

申请日：2018-03-05

Applicant: 株式会社东芝

Inventor： 清水达雄 ,  斋藤尚史 ,  大野浩志 ,  米原健矢

IPC: H01L29/778 ,  H01L29/51

CPC classification number: H01L29/513 ,  H01L21/2258 ,  H01L21/28264 ,  H01L29/2003 ,  H01L29/402 ,  H01L29/41775 ,  H01L29/4236 ,  H01L29/4916 ,  H01L29/4966 ,  H01L29/517 ,  H01L29/518 ,  H01L29/66462 ,  H01L29/7786 ,  H01L29/7787 ,  H01L29/7788 ,  H01L29/778 ,  H01L29/51

Abstract: 本发明的实施方式涉及半导体装置、电源电路以及计算机。提供阈值电压的变动得到抑制的可靠性高的半导体装置。实施方式的半导体装置具备：氮化物半导体层、栅电极、位于氮化物半导体层上的第1电极、位于氮化物半导体层上且在与第1电极之间有栅电极的第2电极以及位于氮化物半导体层与栅电极之间且具有包含Al和B中的至少任一个元素、Ga及Si的第1氧化物区域的栅极绝缘层，在将第1氧化物区域的氮化物半导体层侧的端部设为第1端部、第1氧化物区域的栅电极侧的端部设为第2端部、第1端部与第2端部间的距离设为d1、从第1端部向第2端部的方向分开d1/10的位置设为第1位置时，第1位置中的镓的原子浓度是至少任一个元素的原子浓度的80％以上120％以下。

公开(公告)号：CN108321198A

公开(公告)日：2018-07-24

申请号：CN201710766840.2

申请日：2017-08-31

Applicant: 株式会社东芝

Inventor： 清水达雄 ,  斋藤尚史 ,  大野浩志

IPC: H01L29/778 ,  H01L29/40 ,  H01L21/335

CPC classification number: H01L29/408 ,  H01L29/2003 ,  H01L29/205 ,  H01L29/66462 ,  H01L29/7787

Abstract: 本发明涉及半导体装置、电源电路、计算机和半导体装置的制造方法，提供能够抑制电流崩塌的半导体装置。实施方式的半导体装置具备：第一氮化物半导体层，包含Ga；第二氮化物半导体层，设置于第一氮化物半导体层上，带隙比第一氮化物半导体层大，包含Ga；第一电极及第二电极，设置于第一氮化物半导体层上且与第一氮化物半导体层电连接；栅电极，设置于第一电极与第二电极之间；导电层，设置于第二氮化物半导体层上，与第二电极之间的第一距离小于第二电极与栅电极之间的第二距离，与第一电极或者栅电极电连接；第一氧化铝层，设置于栅电极与第二电极之间，设置于第二氮化物半导体层与导电层之间；氧化硅层；以及第二氧化铝层。

公开(公告)号：CN106024849A

公开(公告)日：2016-10-12

申请号：CN201610124548.6

申请日：2016-03-04

Applicant: 株式会社东芝

Inventor： 清水达雄 ,  饭岛良介

IPC: H01L29/04 ,  H01L29/06 ,  H01L29/24 ,  H01L29/78

CPC classification number: H01L29/7802 ,  H01L21/045 ,  H01L21/049 ,  H01L29/045 ,  H01L29/0615 ,  H01L29/0619 ,  H01L29/063 ,  H01L29/1095 ,  H01L29/1602 ,  H01L29/1608 ,  H01L29/47 ,  H01L29/513 ,  H01L29/66068 ,  H01L29/7395 ,  H01L29/7811 ,  H01L29/7813 ,  H01L29/8613 ,  H01L29/872 ,  H01L29/7827 ,  H01L29/06 ,  H01L29/24

Abstract: 本发明的实施方式的半导体装置具备：具备第一面的SiC层；绝缘层；以及SiC层的第一面与绝缘层之间的区域，该区域含有Be(铍)、Mg(镁)、Ca(钙)、Sr(锶)、Ba(钡)之中的至少一个元素，元素的浓度峰的半值全宽为1nm以下，当将在第一面上具有未与SiC层中的Si(硅)或C(碳)之中的任一个键合的键的Si(硅)和C(碳)的面密度设定为第一面密度时，元素的面密度即第二面密度为第一面密度的1/2以下。

公开(公告)号：CN104465392A

公开(公告)日：2015-03-25

申请号：CN201410386613.3

申请日：2014-08-07

Applicant: 株式会社东芝

Inventor： 西尾让司 ,  清水达雄 ,  太田千春 ,  饭岛良介 ,  四户孝

IPC: H01L21/336

CPC classification number: H01L21/02628 ,  H01L21/02378 ,  H01L21/02447 ,  H01L21/02529 ,  H01L21/0257 ,  H01L21/02576 ,  H01L21/02579 ,  H01L21/02625 ,  H01L21/02636 ,  H01L21/0445 ,  H01L29/1608 ,  H01L29/66068 ,  H01L29/66477

Abstract: 实施方式的半导体装置的制造方法中，准备基板，从从液相中在基板的表面生长p型的SiC单晶层，该液相为，含有Si(硅)、C(碳)、p型杂质、以及n型杂质，在将p型杂质设为元素A、将n型杂质设为元素D的情况下，元素A和元素D的组合为从Al(铝)和N(氮)、Ga(镓)和N(氮)、以及In(铟)和N(氮)中选择的至少一个组合即第一组合、以及B(硼)和P(磷)的第二组合中的至少一方的组合，构成第一或第二组合的元素D的浓度相对于元素A的浓度的比大于0.33小于1.0。

公开(公告)号：CN104425615A

公开(公告)日：2015-03-18

申请号：CN201410424550.6

申请日：2014-08-26

Applicant: 株式会社东芝

Inventor： 太田千春 ,  清水达雄 ,  西尾让司 ,  四户孝

IPC: H01L29/78 ,  H01L29/06 ,  H01L29/36

CPC classification number: H01L29/0634 ,  H01L29/045 ,  H01L29/0619 ,  H01L29/0878 ,  H01L29/1095 ,  H01L29/1608 ,  H01L29/167 ,  H01L29/36 ,  H01L29/6606 ,  H01L29/7395 ,  H01L29/7802 ,  H01L29/7816 ,  H01L29/8613 ,  H01L29/872 ,  H01L29/78 ,  H01L29/06 ,  H01L29/0611 ,  H01L29/7393 ,  H01L29/861 ,  H01L29/868

Abstract: 根据一个实施例，半导体器件包括第一半导体区域、第二半导体区域、第三半导体区域和第一电极。第一半导体区域具有第一导电类型。第二半导体区域设置在第一半导体区域上，并且具有第二导电类型。第三半导体区域设置在第二半导体区域上，并且具有第二导电类型。第三半导体区域包含第一导电类型的第一杂质以及第二导电类型的第二杂质，并且满足1＜D2/D1＜3，其中D1是第一杂质的第一浓度，而D2是第二杂质的第二浓度。第一电极设置在第一、第二和第三半导体区域上。第一电极与第二和第三半导体区域接触。

公开(公告)号：CN104347718A

公开(公告)日：2015-02-11

申请号：CN201410374038.5

申请日：2014-07-31

Applicant: 株式会社东芝

Inventor： 西尾让司 ,  清水达雄 ,  饭岛良介 ,  太田千春 ,  四户孝

IPC: H01L29/78 ,  H01L29/06 ,  H01L29/16

CPC classification number: H01L29/36 ,  H01L21/046 ,  H01L29/1029 ,  H01L29/1095 ,  H01L29/1608 ,  H01L29/167 ,  H01L29/66068 ,  H01L29/7395 ,  H01L29/7802

Abstract: 本发明的半导体装置具备：n型第一SiC外延层；p型第二SiC外延层，其设置在第一SiC外延层上，并含有p型杂质和n型杂质，在将p型杂质设定为元素A、将n型杂质设定为元素D的情况下，元素A和元素D的组合为Al(铝)、Ga(镓)或者In(铟)与N(氮)的组合、B(硼)与P(磷)的组合中的至少一个组合，构成组合的元素D的浓度相对于元素A的浓度之比大于0.33且小于1.0；表面区域，其设置在第二SiC外延层的表面，且相对于第二SiC外延层，元素A的浓度低、上述比大；n型第一SiC区域以及第二SiC区域；栅绝缘膜；栅电极；第一电极；以及与第一电极相反的一侧的第二电极。

公开(公告)号：CN101140949B

公开(公告)日：2010-06-09

申请号：CN200710142429.4

申请日：2007-08-22

Applicant: 株式会社东芝

Inventor： 清水达雄 ,  山本和重

IPC: H01L29/78 ,  H01L29/04 ,  H01L29/40

CPC classification number: H01L21/26506 ,  H01L21/26513 ,  H01L21/2658 ,  H01L21/823807 ,  H01L21/84 ,  H01L29/105 ,  H01L29/1054 ,  H01L29/66545 ,  H01L29/7842 ,  H01L29/78681 ,  H01L29/78684

Abstract: 通过引入用于取代晶格点位置的组分原子的杂质原子S和将被插入到基质半导体的间隙位置的杂质原子I形成的一种配备有填充四面体半导体的半导体器件，其中在该基质半导体处组分原子被键合以形成四面体键结构。这种半导体器件被制造为呈现高迁移率级别和高电流驱动力并且使用如下的一种半导体物质作为沟道材料，该半导体物质中由于杂质原子S和杂质原子I之间发生的电荷转移使得杂质原子S具有与基质半导体的组分原子一致的电荷，并且该半导体物质中杂质原子I以一种呈现闭壳结构的电子排列的状态键合。

公开(公告)号：CN101154688A

公开(公告)日：2008-04-02

申请号：CN200710162018.1

申请日：2007-09-29

Applicant: 株式会社东芝

Inventor： 清水达雄 ,  村冈浩一

IPC: H01L29/792 ,  H01L29/51 ,  H01L27/115

CPC classification number: H01L29/4234 ,  H01L27/115 ,  H01L27/11568 ,  H01L29/513 ,  H01L29/66833 ,  H01L29/792

Abstract: 以往的MONOS是在SiN中蓄积电荷的结构，但是电荷蓄积量不充分，无法取得大的阈值电压变化幅度，在向HfO2、ZrO2、TiO2中导入La系元素的技术中，难以实现基于掺杂剂的导入的电荷高密度化。一种非易失性半导体存储器，具有将介电常数比氮化硅膜充分高的Ti氧化物、Zr氧化物、Hf氧化物等金属氧化物作为母材材料，为了使其中产生电子出入成为可能的捕获能级，适量添加价数为大2价(VI价)以上的高价数物质的结构的电荷蓄积层。

公开(公告)号：CN101140949A

公开(公告)日：2008-03-12

申请号：CN200710142429.4

申请日：2007-08-22

Applicant: 株式会社东芝

Inventor： 清水达雄 ,  山本和重

IPC: H01L29/78 ,  H01L29/04 ,  H01L29/40

CPC classification number: H01L21/26506 ,  H01L21/26513 ,  H01L21/2658 ,  H01L21/823807 ,  H01L21/84 ,  H01L29/105 ,  H01L29/1054 ,  H01L29/66545 ,  H01L29/7842 ,  H01L29/78681 ,  H01L29/78684

Abstract: 通过引入用于取代晶格点位置的组分原子的杂质原子S和将被插入到基质半导体的间隙位置的杂质原子I形成的一种配备有填充四面体半导体的半导体器件，其中在该基质半导体处组分原子被键合以形成四面体键结构。这种半导体器件被制造为呈现高迁移率级别和高电流驱动力并且使用如下的一种半导体物质作为沟道材料，该半导体物质中由于杂质原子S和杂质原子I之间发生的电荷转移使得杂质原子S具有与基质半导体的组分原子一致的电荷，并且该半导体物质中杂质原子I以一种呈现闭壳结构的电子排列的状态键合。