公开(公告)号：CN106910738A

公开(公告)日：2017-06-30

申请号：CN201610912509.2

申请日：2016-10-19

Applicant: 台湾积体电路制造股份有限公司

Inventor： 谢志宏

IPC: H01L27/088 ,  H01L21/8234

Abstract: 一种半导体器件包括第一FET和第二FET，该第一FET和第二FET分别包括第一和第二沟道区域。第一FET和第二FET分别包括第一和第二栅极结构。第一和第二栅极结构包括在第一和第二沟道区域上方形成的第一和第二栅极介电层以及在第一和第二栅极介电层上方形成的第一和第二栅电极层。第一和第二栅极结构沿着第一方向对准。第一栅极结构和第二栅极结构通过由绝缘材料制成的分离插塞分离。第一栅电极层与分离插塞的侧壁接触。本发明实施例涉及半导体集成电路，且更具体地涉及具有鳍结构的半导体器件及其制造工艺。

公开(公告)号：CN103839881B

公开(公告)日：2016-10-05

申请号：CN201310052012.4

申请日：2013-02-17

Applicant: 台湾积体电路制造股份有限公司

Inventor： 李佳颖 ,  谢志宏

IPC: H01L21/768

CPC classification number: H01L21/76807 ,  H01L21/0337 ,  H01L21/31144 ,  H01L21/76816

Abstract: 本发明公开了具有自对准端对端导线结构的半导体器件以及使用镶嵌技术形成半导体器件的方法，该方法提供了端对端间隔小于60nm而没有形成短路的自对准导线。该方法包括使用至少一个牺牲硬掩模层来生成芯棒并且在该芯棒中形成空隙。该牺牲硬掩模层形成在有利地是绝缘材料的基底材料上方。在一些实施例中，另一个硬掩模层也设置在基底材料上方，并设置在芯棒下方。间隔件材料形成在芯棒的侧面，并且填充空隙。间隔件材料起到掩模的作用，并且执行至少一次蚀刻操作，以将间隔件材料的图案转印到基底材料中。图案化的基底材料包括沟槽和升高部分。使用镶嵌技术在沟槽中形成导电部件。

公开(公告)号：CN105097663A

公开(公告)日：2015-11-25

申请号：CN201410371298.7

申请日：2014-07-31

Applicant: 台湾积体电路制造股份有限公司

Inventor： 丁致远 ,  谢志宏

IPC: H01L21/768 ,  H01L23/522

CPC classification number: H01L23/53295 ,  H01L21/764 ,  H01L21/7682 ,  H01L21/76832 ,  H01L21/76834 ,  H01L21/76849 ,  H01L21/7685 ,  H01L21/76852 ,  H01L23/5222 ,  H01L23/5223 ,  H01L23/5283 ,  H01L23/53223 ,  H01L23/53238 ,  H01L23/53266 ,  H01L23/5329 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 本发明提供了一种方法，包括在衬底上的介电层中形成导电部件。在衬底上形成第一硬掩模层和下面的第二硬掩模层。第二硬掩模层对等离子体蚀刻工艺的蚀刻选择性高于第一硬掩模层对等离子体蚀刻工艺的蚀刻选择性。第二硬掩模层可以在形成掩蔽元件期间保护介电层。该方法还包括：实施等离子体蚀刻工艺，以在介电层中形成沟槽，该蚀刻工艺还可以去除第一硬掩模层。然后，在沟槽的上方形成盖顶，以形成邻近导电部件的气隙结构。本发明还提供了一种形成半导体器件的方法。

公开(公告)号：CN101150065A

公开(公告)日：2008-03-26

申请号：CN200710106933.9

申请日：2007-05-09

Applicant: 台湾积体电路制造股份有限公司

Inventor： 蔡嘉祥 ,  谢志宏 ,  徐祖望 ,  陈德芳 ,  林家慧 ,  章勋明

IPC: H01L21/311 ,  H01L21/768

CPC classification number: H01L21/31144 ,  H01L21/76802 ,  H01L21/76811

Abstract: 本发明是关于一种利用多晶硅罩幕，而非习知技术所使用的金属硬罩幕，在一低介电系数介电层上形成一孔洞的方法。一多晶硅硬罩幕被形成于一低介电系数介电层之上，以及一光阻层被形成于此多晶硅硬罩幕层之上。使用一气体电浆图刻光阻层并蚀刻多晶硅硬罩幕以制造低介电系数介电层的暴露部分。在蚀刻低介电系数介电层之前会先将光阻层移除，以免破坏低介电系数介电层。

公开(公告)号：CN101047182A

公开(公告)日：2007-10-03

申请号：CN200710089514.9

申请日：2007-03-27

Applicant: 台湾积体电路制造股份有限公司

Inventor： 徐祖望 ,  柯志欣 ,  谢志宏 ,  彭宝庆 ,  章勋明

IPC: H01L27/088 ,  H01L27/092 ,  H01L27/12 ,  H01L21/8238

CPC classification number: H01L21/823807 ,  H01L21/823864 ,  H01L29/7843 ,  Y10S438/981

Abstract: 本发明提供一种半导体结构及其形成方法，特别涉及一种半导体结构，包括：一基底，一第一MOS元件位于该基底的第一区域之上，其中第一MOS元件包括一第一间隙壁衬层。该半导体结构更包括一第二MOS元件位于该第二区域，其中第二MOS元件包括一第二间隙壁衬层。一具有第一厚度的第一应力膜形成在第一MOS元件上，且直接形成在该第一间隙壁衬层之上。一具有第二厚度第二应力膜形成在第二MOS元件之上，且直接形成在该第二间隙壁衬层之上。该第一及该第二应力膜可为不同材料。本发明所述的半导体结构及其形成方法，随着间隙壁移除，相邻两MOS元件间间隙的深宽比减小，因此接触窗蚀刻停止层能提供足够的应力至MOS元件的沟道区域。

公开(公告)号：CN1577794A

公开(公告)日：2005-02-09

申请号：CN200410000380.5

申请日：2004-01-09

Applicant: 台湾积体电路制造股份有限公司

Inventor： 徐鹏富 ,  谢志宏 ,  卢永诚 ,  陶宏远 ,  邱远鸿

IPC: H01L21/768

CPC classification number: C08G77/38

Abstract: 本发明提供一种镶嵌式金属内连线的制造方法。包括下列步骤：形成有一含硅－碳基键的介电层于一基底上，接着，形成一双镶嵌开口于该介电层中，之后，进行一电浆灰化步骤，将该介电层结构中的硅－碳基键取代为硅－羟基键。续对该双镶嵌开口的侧壁与底部的介电层进行一修复程序，其中该修复程序依序是一卤化反应、一碳化反应与一终止反应，该修复程序是将该介电层结构中的硅－羟基键修复回硅－碳基键。上述各步骤是于一多腔反应室的个别腔室中进行且不破真空，以组成一串接制程。

公开(公告)号：CN116193847A

公开(公告)日：2023-05-30

申请号：CN202310366031.8

申请日：2018-11-07

Applicant: 台湾积体电路制造股份有限公司

Inventor： 陈俊宏 ,  谢志宏 ,  廖忠志

IPC: H10B10/00 ,  H01L21/8238

Abstract: 本发明的实施例提供了一种半导体器件，包括：半导体衬底；第一鳍结构，突出于半导体衬底；第二鳍结构，突出于所述半导体衬底；碳阻挡区，设置在所述半导体衬底的位于所述第一鳍结构和所述第二鳍结构之间的区域；第一p型阱区，设置在所述第一鳍结构下面的所述半导体衬底中；以及第一n型阱区，设置在所述第二鳍结构下面的所述半导体衬底中，其中，所述第一p型阱区包括下p型阱区和设置在所述下p型阱区域上方的上p型阱区，并且所述碳阻挡区设置在所述下p型阱区和所述第一n型阱区的边界区域。

公开(公告)号：CN110957211B

公开(公告)日：2022-08-12

申请号：CN201910913332.1

申请日：2019-09-25

Applicant: 台湾积体电路制造股份有限公司

Inventor： 苏怡年 ,  孙书辉 ,  谢志宏 ,  刘如淦

IPC: H01L21/033 ,  H01L21/311 ,  H01L21/768

Abstract: 本公开涉及形成半导体器件的方法。一种方法，包括：在第一电介质层上方沉积第二电介质层；在第二电介质层上方沉积第三电介质层；在第三电介质层中图案化多个第一开口；穿过第一开口蚀刻第二电介质层以在第二电介质层中形成第二开口；执行从第一方向针对第二电介质层的等离子体蚀刻工艺，该等离子体蚀刻工艺在第一方向上延伸第二开口；以及穿过第二开口蚀刻第一电介质层以在第一电介质层中形成第三开口。

公开(公告)号：CN113948452A

公开(公告)日：2022-01-18

申请号：CN202110861455.2

申请日：2021-07-29

Applicant: 台湾积体电路制造股份有限公司

Inventor： 苏怡年 ,  谢志宏

IPC: H01L21/768

Abstract: 本公开涉及半导体结构及其形成方法。一种方法包括：在电介质层之上形成第一心轴和第二心轴；以及在所述第一心轴和所述第二心轴上分别形成第一间隔件和第二间隔件。所述第一间隔件和所述第二间隔件彼此相邻，并且在所述第一间隔件和所述第二间隔件之间具有空间。蚀刻所述电介质层以在所述电介质层中形成开口，其中，所述开口与所述空间重叠，并且其中，所述第一间隔件和所述第二间隔件用作所述蚀刻中的蚀刻掩模的一部分。将导电材料填充到所述开口中。对所述导电材料执行平坦化工艺。

公开(公告)号：CN111129067A

公开(公告)日：2020-05-08

申请号：CN201911043521.4

申请日：2019-10-30

Applicant: 台湾积体电路制造股份有限公司

Inventor： 彭泰彦 ,  张宗宪 ,  陈玉树 ,  丁致远 ,  谢志宏 ,  林仲德

IPC: H01L27/22 ,  H01L43/08 ,  H01L43/12 ,  G11C11/16

Abstract: 本公开涉及具有磁性隧道结的半导体器件。本公开提供了具有磁性隧道结的半导体器件。一种半导体器件包括：衬底；存储器阵列，位于衬底上方，存储器阵列包括第一磁性隧道结(MTJ)，其中第一MTJ位于衬底上方的第一电介质层中；以及电阻器电路，位于衬底上方，电阻器电路包括第二MTJ，其中第二MTJ位于第一电介质层中。