公开(公告)号：CN103715258B

公开(公告)日：2016-08-17

申请号：CN201310020026.8

申请日：2013-01-18

Applicant: 台湾积体电路制造股份有限公司

Inventor： 吴志强 ,  张广兴 ,  江国诚 ,  苏俊钟 ,  朱熙甯

IPC: H01L29/78 ,  H01L29/06 ,  H01L29/08 ,  H01L21/336

CPC classification number: H01L29/1054 ,  H01L29/66795 ,  H01L29/785

Abstract: 本发明提供半导体器件。该器件包括衬底，通过第一半导体材料形成的鳍结构，位于鳍的一部分上的栅极区，在衬底上且通过栅极区隔开的源极区和漏极区，以及在源极区和漏极区上的源极/漏极堆叠件。源极/漏极堆叠件的下部通过第二半导体材料形成并且接触栅极区中鳍的下部。源极/漏极堆叠件的上部通过第三半导体材料形成并且接触栅极区中鳍的上部。本发明还提供一种用于半导体器件的源极/漏极堆叠件压力源。

公开(公告)号：CN103928515A

公开(公告)日：2014-07-16

申请号：CN201310110975.5

申请日：2013-04-01

Applicant: 台湾积体电路制造股份有限公司

Inventor： 王志豪 ,  江国诚 ,  张广兴 ,  吴志强

IPC: H01L29/78 ,  H01L21/336

CPC classification number: H01L29/66818 ,  H01L21/823431 ,  H01L21/845 ,  H01L27/0924 ,  H01L27/1207 ,  H01L27/1211 ,  H01L29/66545 ,  H01L29/66795 ,  H01L29/785 ,  H01L29/7849

Abstract: 本发明提供了一种半导体器件。半导体器件包括衬底，衬底具有栅极区、被栅极区隔离开的源极和漏极(S/D)区及位于N-FET区中的栅极区中第一鳍结构。第一鳍结构由作为下部的第一半导体材料层、作为中部的半导体氧化物层和作为上部的第二半导体材料层形成。半导体器件还包括位于N-FET区中的S/D区中第二鳍结构。第二鳍结构由作为下部的第一半导体材料层、作为第一中部的半导体氧化物层、作为第二中部的位于第一中部旁的第一半导体材料层和作为上部的第二半导体材料层形成。本发明还提供了一种半导体器件的制造方法。

公开(公告)号：CN102147821B

公开(公告)日：2013-01-09

申请号：CN201010546498.3

申请日：2010-11-12

Applicant: 台湾积体电路制造股份有限公司

Inventor： 陈笔聪 ,  池明辉 ,  谢艮轩 ,  王伟龙 ,  黄文俊 ,  刘如淦 ,  高蔡胜 ,  杨稳儒 ,  张广兴 ,  严永松

IPC: G06F17/50

CPC classification number: G06F17/5081

Abstract: 本发明涉及一种分解集成电路布局的方法。本发明的各种实施例提供确保集成电路的布局是可分开的。在一方法实施例中，在具有一布局库的一客户场所产生一布局以作为输入，其中布局库提供已确认为可分开的且能够使用的示例性布局，和可避免导致冲突的布局。本发明的实施例亦提供一实时奇循环(real-time odd cycle)检查器，其中在布局产生期间，该检查器在冲突区域和奇循环出现时，实时将它们识别出来。为了减少内存的使用，可以分开各种装置的布局，以针对冲突来检查每一单独的布局或少数布局，而不是整个应用电路的一个大的布局。一旦在客户场所准备好布局，它就被发送到制造场所分解成二光罩并流片完成(taped-out)。本发明亦有揭露其它实施例。

公开(公告)号：CN101231667B

公开(公告)日：2011-11-09

申请号：CN200710103909.X

申请日：2007-05-15

Applicant: 台湾积体电路制造股份有限公司

Inventor： 张广兴 ,  郑仪侃 ,  侯永清

IPC: G06F17/50 ,  H01L21/768 ,  H01L21/82 ,  H01L23/528 ,  H01L27/02

CPC classification number: G06F17/5072 ,  G06F17/5068 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 一种半导体制造工艺的冗余填充方法，提供电路图形，产生该电路图形的密度报告以辨别冗余填充(dummy insertion)的可行区域(feasible area)。该方法也包括利用该密度报告模拟平坦化(planarization)制造工艺和辨别该电路图形上的热点(hot spot)，并填充虚拟冗余图形在该可行区域里，再调整该密度报告。此方法利用该调整的密度报告模拟该平坦化制造工艺直到该热点被移除为止。本发明可以减少电路设计的冗余金属数量而节省光掩模时间、CPU时间、和信号存储存储器。这将有利于设计时序收敛(time closure)更快更容易。

公开(公告)号：CN101539962B

公开(公告)日：2011-04-13

申请号：CN200910126290.3

申请日：2009-03-11

Applicant: 台湾积体电路制造股份有限公司

Inventor： 鲁立忠 ,  林仲德 ,  王彦森 ,  庄尧仁 ,  张广兴

IPC: G06F17/50 ,  H01L27/088 ,  H01L27/092

CPC classification number: G06F17/5068 ,  G03F1/36

Abstract: 本发明提供一种半导体装置及用以制造电路的掩模的形成方法，该方法包含提供一该电路的设计，其中该电路包含一装置；进行一第一逻辑运算来决定一第一区域来形成该装置的一第一元件；以及进行一第二逻辑运算来扩张该第一元件大于该第一区域而扩张至一第二区域。该第二区域的图案可用于形成该掩模；进行该装置的效能评估以选择第一及第二区域中效能较佳的区域；形成用以形成该第一元件的包含第一及第二区域中效能较佳的区域的图案的掩模。当进行效能察知逻辑运算之后，本发明可最佳化集成电路的效能结果。欲达到此项效果不需要添加任何制造步骤及不需利用到额外的芯片区域。由于在本发明实施例中能够妥善利用芯片区域，能让芯片能够被设计的更小。