-
公开(公告)号：CN117497582A
公开(公告)日：2024-02-02
申请号：CN202311333757.8
申请日：2023-10-16
Applicant: 电子科技大学
IPC: H01L29/778 , H01L29/06
Abstract: 本发明提供一种多槽GaN HEMT结构，包括：P‑Si衬底、AlN过渡层、GaN Buffer层、GaN Channel层、AlGaN势垒层、p‑GaN层、栅源侧钝化层、栅漏侧钝化层、第一AlN槽、第二AlN槽、源极金属、漏极金属、栅极金属、本发明通过多槽填充AlN，在不显著降低器件击穿电压的情况下，有效的增加了器件的抗SEB能力，十分适用于空间电力电子系统的应用场合。
-
公开(公告)号：CN113675274B
公开(公告)日：2023-04-25
申请号：CN202110996942.X
申请日：2021-08-27
Applicant: 电子科技大学
IPC: H01L29/78 , H01L23/552 , H01L29/06
Abstract: 本发明提供一种低辐射漏电高压Double RESURF LDMOS器件结构，该器件包括AB、AC和AD三个不同截面结构。相比传统高压Double RESURF LDMOS器件结构，本发明在器件元胞区和非元胞区交界处的两侧，即AB和AC截面，将第一导电类型顶层结构延伸至与第一导电类型阱区相切，从而切断了辐射漏电途径，避免了总剂量辐射引起的泄漏电流增大的问题，提高了器件抗总剂量辐射能力。
-
公开(公告)号：CN113594258B
公开(公告)日：2023-04-25
申请号：CN202110998545.6
申请日：2021-08-27
Applicant: 电子科技大学
IPC: H01L29/78 , H01L23/552
Abstract: 本发明提供了一种低辐射漏电高压LDMOS器件结构，该器件包括AB、AC和AD三个不同截面结构。相比传统高压LDMOS器件结构，本发明在AB截面和AD截面之间增加了一个AC截面结构。元胞区和非元胞区(场区)交界处往非元胞区一侧，即AC截面，补充注入了一个第一导电类型重掺杂区域，从而切断了辐射漏电途径，避免了总剂量辐射引起的器件漏电现象，降低了器件的关态损耗，提高了器件抗总剂量辐射能力。
-
公开(公告)号：CN110010692B
公开(公告)日：2020-11-27
申请号：CN201910351121.3
申请日：2019-04-28
Applicant: 电子科技大学
IPC: H01L29/78 , H01L29/423 , H01L21/336
Abstract: 本发明提出一种具有结势垒区和短横向沟道的功率半导体器件及其制造方法，通过体区和隔离栅，在较低漏极电压时快速耗尽结势垒区，形成耗尽层，阻断栅漏之间的电容耦合，同时利用横向沟道和纵向结势垒区域，降低了栅沟道边界PN结在关态时的电场强度，抑制了穿通的发生，可以实现更小的栅极长度，降低了米勒电容，降低了栅开关带来的动态损耗，优化了器件的开关性能，此外，槽形隔离栅辅助耗尽漂移区，提高漂移区掺杂浓度，实现了较低的导通电阻。
-
公开(公告)号：CN107978632B
公开(公告)日：2020-06-16
申请号：CN201711235719.3
申请日：2017-11-30
Applicant: 电子科技大学
IPC: H01L29/423 , H01L29/78
Abstract: 本发明提供一种多沟道的横向高压器件，其元胞结构集成在第一导电类型半导体衬底上，包括埋氧层、第二导电类型半导体漂移区、槽结构，第一导电类型半导体体区、第二导电类型半导体源区、第一导电类型半导体接触区三者形成一个体区单元，器件包括至少一个体区单元，在槽结构中设有多栅极金属结构，多栅极金属结构包括至少两个金属栅极，多栅极金属结构在第一导电类型半导体体区内部提供了至少两个沟道，给载流子提供了低阻通道，本发明采用槽多栅的结构增加了沟道数目，增加了器件的导电通路，极大地降低了器件的导通电阻，缓解比导通电阻和耐压的矛盾关系，在相同芯片面积的情况下具有更小的导通电阻。
-
Patent Agency Ranking
公开(公告)号：CN110010692A
公开(公告)日：2019-07-12
申请号：CN201910351121.3
申请日：2019-04-28
Applicant: 电子科技大学
IPC: H01L29/78 , H01L29/423 , H01L21/336
Abstract: 本发明提出一种具有结势垒区和短横向沟道的功率半导体器件及其制造方法，通过体区和隔离栅，在较低漏极电压时快速耗尽结势垒区，形成耗尽层，阻断栅漏之间的电容耦合，同时利用横向沟道和纵向结势垒区域，降低了栅沟道边界PN结在关态时的电场强度，抑制了穿通的发生，可以实现更小的栅极长度，降低了米勒电容，降低了栅开关带来的动态损耗，优化了器件的开关性能，此外，槽形隔离栅辅助耗尽漂移区，提高漂移区掺杂浓度，实现了较低的导通电阻。
-
公开(公告)号：CN109713032A
公开(公告)日：2019-05-03
申请号：CN201811621620.1
申请日：2018-12-28
Applicant: 电子科技大学
IPC: H01L29/06
Abstract: 本发明提供一种抗辐射半导体器件终端结构，包括第一种导电类型半导体衬底、第一种导电类型半导体漂移区、第二种导电类型元胞区延伸阱、绝缘层、第一金属电极、多晶硅条，本发明能够有效抑制因辐射终端氧化层中电荷积累现象，避免器件由于终端氧化层电荷积累而发生击穿。能够改善辐射后器件终端表面电场，提高器件终端击穿电压，本发明简单可行工艺难度较低，能很好地解决辐射后终端耐压问题。
-
公开(公告)号：CN102593127B
公开(公告)日：2014-04-09
申请号：CN201210045619.5
申请日：2012-02-27
Applicant: 电子科技大学
IPC: H01L27/06
Abstract: 一种复合功率半导体器件，属于半导体器件技术领域。该器件将将LIGBT、LDMOS以及JFET集成在一起，其中LIGBT与LDMOS形成混合并联结构，LIGBT/LDMOS混合结构与JFET级联。LIGBT/LDMOS混合结构中，LIGBT和LDMOS共用栅极、LIGBT的n+阴极和LDMOS的n+源极共用、LIGBT的P+阳极和LDMOS的n+漏极交替相间分布；LIGBT/LDMOS混合结构的曲率部分为LDMOS结构；LDMOS和JFET共用n+漏极4，JFET的n+源极8做在N阱区6向所述LIGBT/LDMOS混合结构向外延伸的部分中。本发明兼具LIGBT的驱动能力强和LDMOS的速度快的特点，可提供较大的输出电流，其稳定性增强。Double-RESURF技术的采用、JFET的漏极和LDMOS的漏极共用使器件利用尽可能小的芯片面积是实现了高耐压和低导通电阻，基于此功率半导体器件的功率IC的制作成本大大降低。
-
公开(公告)号：CN102361031B
公开(公告)日：2013-07-17
申请号：CN201110318010.6
申请日：2011-10-19
Applicant: 电子科技大学
Abstract: 一种用于SOI高压集成电路的半导体器件，属于功率半导体器件领域。包括半导体衬底层、介质埋层、顶层硅；顶层硅中至少集成了高压LIGBT、NLDMOS和PLDMOS器件；介质埋层的厚度不超过5微米，顶层硅的厚度不超过20微米；高压器件底部、介质埋层表面上方的顶层硅中具有多个不连续的高浓度N+区(掺杂浓度不低于1e16cm-3)；高压器件之间采用介质隔离区隔离。器件还可集成低压MOS器件，高、低压器件之间采用介质隔离区隔离，不同的低压器件之间采用场氧化层隔离。本发明由于多个不连续高浓度N+区的引入，削弱了顶层硅电场同时增强了介质埋层电场，器件击穿电压大幅提高，可用在汽车电子、消费电子、绿色照明、工业控制、电源管理、显示驱动等众多领域的高压集成电路中。
-
公开(公告)号：CN102945838A
公开(公告)日：2013-02-27
申请号：CN201210435056.0
申请日：2012-11-05
Applicant: 电子科技大学
IPC: H01L23/522
Abstract: 一种高压互连结构，属于半导体功率器件技术领域。本发明用于具有横向高压功率器件的高压集成电路中，在横向高压功率器件的漏极或阳极与高压电路连接端口之间采用邦定技术中的邦定线进行跨接。本发明提供的高压互连结构，由于使用了邦定线作为器件的高压互连线，增加了互连线与器件表面之间的距离，与传统高压互连技术相比，减小了互连线电位对器件表面电场的影响，大大增强了器件在具有高压互连线时的耐压能力。与现有的各种高压互连的屏蔽技术相比，本发明没有引入降场层或场板等其他结构，从而不会增加工艺复杂性与器件成本。
-
-
-
-
-
-
-
-
-
Search Results
96
records
(took 0.063 seconds)
