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公开(公告)号：CN110931551B
公开(公告)日：2024-01-02
申请号：CN201910018752.3
申请日：2019-01-09
Applicant: 株式会社东芝 , 东芝电子元件及存储装置株式会社
IPC: H01L29/423 , H01L29/739 , H03K17/567
Abstract: 实施方式的半导体电路具有半导体装置与其控制电路。半导体装置包括具有第一面与第二面的半导体层、第一导电型的第一半导体区域与第二导电型的第二半导体区域、第一导电型的第三半导体区域、第一沟槽、第一栅极电极、第一栅极绝缘膜、第二沟槽、第二栅极电极、第二栅极绝缘膜、在半导体层之中与第一栅极绝缘膜接触且与第二栅极绝缘膜分离的第二导电型的第四半导体区域、第一电极、第二电极、与第一栅极电极电连接的第一栅极电极焊盘、以及与第二栅极电极电连接的第二栅极电极焊盘。控制电路在使第一栅极电压从接通电压变化为关断电压之前，使第二栅极电压从第一电压变化为第二电压，第二电压是负电压。
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公开(公告)号：CN110036488B
公开(公告)日：2023-10-31
申请号：CN201780075503.7
申请日：2017-12-09
Applicant: 国立大学法人九州工业大学 , 三菱电机株式会社 , 株式会社东芝
IPC: H01L29/739 , H01L21/336 , H01L21/82 , H01L29/41 , H01L29/423 , H01L29/49 , H01L29/78
Abstract: 本发明的目的在于提供一种高性能且量产性高的绝缘栅双极型晶体管器件等。在绝缘栅双极型晶体管器件中，作为多个沟槽构造，至少具有沟槽栅极、第一虚设沟槽以及第二虚设沟槽，第一虚设沟槽以及第二虚设沟槽是相邻的沟槽构造，沟槽栅极连接于栅极，第一虚设沟槽以及第二虚设沟槽连接于发射极，而没有连接于栅极，第一导电型源极层也形成于第一虚设沟槽以及第二虚设沟槽之间。
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公开(公告)号：CN116825833A
公开(公告)日：2023-09-29
申请号：CN202210811220.7
申请日：2022-07-11
Applicant: 株式会社东芝 , 东芝电子元件及存储装置株式会社
IPC: H01L29/739 , H01L29/423
Abstract: 实施方式提供能够减少开关损失的半导体装置以及半导体电路。实施方式的半导体装置具备：第一沟槽；第一栅极电极，被设于第一沟槽之中；第二沟槽；第二栅极电极，被设于第二沟槽之中；第三沟槽；第三栅极电极，被设于第三沟槽之中；第一电极焊盘，与第一栅极电极电连接；第二电极焊盘，与第二栅极电极电连接；以及第三电极焊盘，与第三栅极电极电连接，其特征在于，与第三沟槽相接且与第三栅极电极对置的导电型半导体区域的厚度比与第一沟槽相接且与第一栅极电极对置的导电型半导体区域的厚度薄，与第三沟槽相接且与第三栅极电极对置的导电型半导体区域的厚度比与第二沟槽相接且与第二栅极电极对置的导电型半导体区域的厚度薄。
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公开(公告)号：CN116805624A
公开(公告)日：2023-09-26
申请号：CN202210805135.X
申请日：2022-07-08
Applicant: 株式会社东芝 , 东芝电子元件及存储装置株式会社
IPC: H01L27/02 , H01L27/06 , H01L21/8249
Abstract: 实施方式提供能够提高生产性的半导体装置及其制造方法。实施方式的半导体装置包括第1电极、多个单位元件区域及分区区域。各单位元件区域包括第1半导体部分、第2电极及第1导电部。第1半导体部分包括设置于第1电极之上的第1导电型的第1半导体区域、设置于第1半导体区域之上的第2导电型的第2半导体区域及设置于第2半导体区域之上的第1导电型的第3半导体区域。第2电极设置于第2、3半导体区域之上并与第2、3半导体区域电连接。第1导电部包括隔着第1绝缘膜而与第2半导体区域相对的部分。多个单位元件区域彼此包括至少一部分的共通模式。分区区域包括与第1半导体部分连续的第2半导体部分并将多个单位元件区域分区。
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公开(公告)号：CN116799048A
公开(公告)日：2023-09-22
申请号：CN202210831311.7
申请日：2022-07-14
Applicant: 株式会社东芝 , 东芝电子元件及存储装置株式会社
IPC: H01L29/739 , H01L29/06
Abstract: 实施方式提供开关损耗小、击穿耐量大的半导体装置。半导体装置具备包含第一导电型的第一半导体层、第二导电型的第二及第三半导体层的半导体部、第一电极、第二电极、设于所述半导体部中的多个第三电极。所述半导体部设于所述第一电极与所述第二电极之间，所述第一半导体层在所述第一电极与所述第二电极之间延伸。所述第二半导体层设于所述第一半导体层与所述第二电极之间，所述第三半导体层设于所述第二半导体层与所述第二电极之间。在相邻的两个所述第三电极之间，所述第二电极具有在所述第二半导体层中延伸的接触部。所述第三半导体层相互分离，分别设于所述接触部与所述两个第三电极中的任意的一方之间，并与所述两个第三电极的所述一方面对。
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Patent Agency Ranking
公开(公告)号：CN113394265B
公开(公告)日：2023-08-15
申请号：CN202010606415.9
申请日：2020-06-29
Applicant: 株式会社东芝 , 东芝电子元件及存储装置株式会社
IPC: H01L29/06 , H01L29/423 , H01L29/739
Abstract: 提供一种能够使栅极控制电路的结构简略化的半导体装置。半导体装置具备：半导体部；半导体部的背面侧的第1电极；表面侧的第2电极；以及第1、第2控制电极，在半导体部与第2电极之间，配置在半导体部的沟槽的内部。第1、第2控制电极从半导体部及第2电极绝缘，第2控制电极从第1控制电极电分离。半导体部包括：第1导电型的第1层；第2导电型的第2层；第1导电型的第3层；第2导电型的第4层；第2导电型的第5层；以及第2导电型的第6层。第2层设置于第1层与第2电极之间，第3及第4层有选择地设置于第2半导体层与第2电极之间。第5层设置于第1层与第1电极之间。第6层设置于第1层与第2控制电极之间，沿着第2控制电极延展。
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公开(公告)号：CN115939221A
公开(公告)日：2023-04-07
申请号：CN202210049171.8
申请日：2022-01-17
Applicant: 株式会社东芝 , 东芝电子元件及存储装置株式会社
IPC: H01L29/868 , H01L29/06
Abstract: 实施方式的半导体装置具备：第一电极；第一导电型的第一半导体层，设于第一电极之上；第二导电型的第二半导体层，设于第一半导体层之上；第二电极，设于第二半导体层之上；第一沟槽，从第二半导体层到达第一半导体层；第一半导体区域，在第二半导体层内，与第一沟槽相接地设置，第二导电型杂质浓度比第二半导体层的第二导电型杂质浓度高；以及第一绝缘膜，在第二半导体层内，与第一半导体区域相接地设置。
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公开(公告)号：CN115117162A
公开(公告)日：2022-09-27
申请号：CN202110835833.X
申请日：2021-07-23
Applicant: 株式会社东芝 , 东芝电子元件及存储装置株式会社
IPC: H01L29/739 , H01L29/06 , H01L21/331
Abstract: 实施方式提供能够降低开关损耗的半导体装置及半导体电路。实施方式的半导体装置具备：半导体层，具有第一面及第二面、从第一面侧到第二面侧依次具有第一导电型的第一半导体区域、第二导电型的第二半导体区域、第一导电型的第三半导体区域和第二导电型的第四半导体区域，并具有第一面侧的第一沟槽和第二沟槽；第一沟槽之中的第一栅极电极；第一导电层，与第一沟槽之中的第一栅极电极与第二面之间的第一栅极电极分离；第二沟槽之中的第二栅极电极；第二沟槽之中的第二栅极电极和第二面之间的第二导电层；第一面侧的第一电极；第二面的第二电极；与第一栅极电极电连接的第一栅极电极焊盘；及与第二栅极电极电连接的第二栅极电极焊盘。
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公开(公告)号：CN115084253A
公开(公告)日：2022-09-20
申请号：CN202210208121.X
申请日：2022-03-04
Applicant: 株式会社东芝 , 东芝电子元件及存储装置株式会社
IPC: H01L29/739 , H01L27/07 , H01L29/423
Abstract: 实施方式提供一种能够降低损失的半导体装置及其驱动方法。实施方式的半导体装置具备：第1电极；第1半导体层，在二极管区域中设在上述第1电极上；第2半导体层，在IGBT区域中设在上述第1电极上；第3半导体层，遍及上述二极管区域、边界区域、上述IGBT区域设置，位于上述第1半导体层及上述第2半导体层上；第4半导体层，在上述边界区域及上述IGBT区域中设在上述第3半导体层上；第5半导体层，设在上述第3半导体层及上述第4半导体层上；第2电极，设在上述二极管区域中；第3电极，设在上述IGBT区域中；以及第4电极，在上述边界区域中从上述第5半导体层的上表面朝向上述第3半导体层延伸，相对于上述第3电极被电绝缘。
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公开(公告)号：CN114267731A
公开(公告)日：2022-04-01
申请号：CN202110827985.5
申请日：2021-07-22
Applicant: 株式会社东芝 , 东芝电子元件及存储装置株式会社
IPC: H01L29/739 , H01L29/06 , H01L21/331
Abstract: 实施方式提供一种可抑制由电流集中引起的破坏的半导体装置以及半导体电路。实施方式的半导体装置具备：具有第一面和与第一面对置的第二面的半导体层，该半导体层包括设于第一面侧的第一沟槽、第二沟槽以及第三沟槽；第一沟槽之中的第一栅极电极；第二沟槽之中的第二栅极电极；第三沟槽之中的第三栅极电极；设于第二面侧的第四栅极电极及第五栅极电极；与第一面相接的第一电极；与第二面相接的第二电极；与第一栅极电极电连接的第一电极焊盘；与第二栅极电极电连接的第二电极焊盘；与第三栅极电极电连接的第三电极焊盘；与第四栅极电极电连接的第四电极焊盘；以及与第五栅极电极电连接的第五电极焊盘。
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