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公开(公告)号：CN1333564A
公开(公告)日：2002-01-30
申请号：CN01112235.8
申请日：2001-03-30
Applicant: 三菱电机株式会社
Inventor： 国清辰也
IPC: H01L27/11 , H01L21/8244 , G11C11/4197
CPC classification number: G11C8/16 , G11C11/413
Abstract: 本发明的课题是提供既可迅速地进行使记忆内容反转的写入、又可减少不需要的功耗的存储器。晶体管MN9、MN10串联连接在节点N1与写入位线41之间。晶体管MN9、MN10的栅分别与写入控制线44和写入字线31连接。写入控制线44供给与写入位线41、互补写入位线42的“异或”运算值相当的电位。通过预先将写入工作中不使用的写入位线41、互补写入位线42预充电为相同的电位,晶体管MN9关断。
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公开(公告)号：CN1304175A
公开(公告)日：2001-07-18
申请号：CN00131436.X
申请日：2000-10-18
Applicant: 三菱电机株式会社
Inventor： 国清辰也
CPC classification number: H01L23/5283 , H01L23/552 , H01L23/585 , H01L23/64 , H01L2924/0002 , Y10S438/926 , H01L2924/00
Abstract: 降低在布线传送的信号中重叠的噪声或串扰。在与多层的布线8、19、28相同的层中,分别形成虚设布线9、21、25。虚设布线9、21、25之间用虚设栓塞22、26来连接。至少虚设布线9a、21a、21c、25a和虚设栓塞22a、26a、26c被固定为接地电位。
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公开(公告)号：CN1218993A
公开(公告)日：1999-06-09
申请号：CN98119290.4
申请日：1998-09-17
Applicant: 三菱电机株式会社
Inventor： 国清辰也
IPC: H01L27/108 , H01L21/8242
CPC classification number: H01L27/10855 , H01L21/28525 , H01L27/10814 , H01L27/10873 , H01L27/10888 , H01L28/91 , H01L29/1608 , H01L29/41766
Abstract: 公开一种能抑制源/漏区的n－p结部分的泄漏电流的半导体装置及其制造方法。在源/漏区形成沟,形成沟时将源/漏区的主表面除去,与沟形成前相比,能使源/漏区的表面积增大,所以能减小集中在分离氧化膜的端部附近的源/漏区或半导体衬底上的每单位面积上的应力,抑制微小缺陷的发生。其结果,能抑制由因应力造成的微小缺陷引起的泄漏电流,延长刷新间歇时间,即能提高刷新特性。
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公开(公告)号：CN1218992A
公开(公告)日：1999-06-09
申请号：CN98119287.4
申请日：1998-09-17
Applicant: 三菱电机株式会社
CPC classification number: H01L27/04 , H01L27/0251
Abstract: 本发明的目的在于得到容易制造抗软错误、锁定、ESD的性能强的集成电路的半导体集成电路的衬底。在形成存储单元部5、逻辑部6和输入输出部8的各部分的区域中,与各部分必须具有的抗软错误、锁定、ESD的性能相一致,使杂质浓度比衬底单晶51、55低的半导体表面层的膜厚变化。
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公开(公告)号：CN1329917C
公开(公告)日：2007-08-01
申请号：CN02154049.7
申请日：2002-12-06
Applicant: 三菱电机株式会社
Inventor： 国清辰也
Abstract: 提供一种能按照任意的时序读出连接在同一位线上的不同地址的存储单元的信息的MRAM。地址为AD00的存储单元备有串联连接在位线BL0a和BL0b之间的MOS晶体管Q1及Q2；以及磁隧道电阻元件MR00，MOS晶体管Q1及Q2的栅极连接在字线WL0a及WL0b上。存储线ML0及ML1分别通过N沟道型的MOS晶体管Q3及Q31，共同连接在参考电压源VR1上，同时分别连接在带有开关的电流源S1及S2上。位线BL0a、BL0b、BL01a及BL1b分别连接在带有开关的缓冲器B1～B4的输入端上，各自的输出供给读出放大器SA1。
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Patent Agency Ranking
公开(公告)号：CN1303697C
公开(公告)日：2007-03-07
申请号：CN01116581.2
申请日：2001-04-13
Applicant: 三菱电机株式会社
Inventor： 国清辰也
IPC: H01L29/78
CPC classification number: H01L21/28202 , H01L21/28247 , H01L21/3003 , H01L21/76224 , H01L21/76254 , H01L29/4908 , H01L29/513 , H01L29/518
Abstract: 本发明的第1目的是提供具有在与氧化硅膜相比可减薄膜厚并且防止了性能变坏的栅绝缘膜的系统化的半导体装置，第2目的是提供通过提高元件隔离绝缘膜或SOI衬底内的埋入氧化膜的抗热载流子的性能来提高可靠性的半导体装置。本发明的半导体装置具备由在硅衬底(1)上按下述顺序设置的包含重氢的氧化硅膜(111)和包含重氢的氮化硅膜(121)这2层膜构成的栅绝缘膜。
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公开(公告)号：CN1230904C
公开(公告)日：2005-12-07
申请号：CN01143671.9
申请日：2001-12-17
Applicant: 三菱电机株式会社
Inventor： 国清辰也
IPC: H01L27/10 , H01L27/112 , H01L21/8247 , G11C5/02 , G11C16/02
CPC classification number: H01L27/11568 , G11C16/0475 , H01L27/115 , H01L27/11521
Abstract: 本发明的课题的目的在于得到能抑制擦除时的干扰不良现象发生的非易失性半导体存储器。位线BL在矩阵的列方向上延伸而被形成。在沟道区CH上形成了栅电极9。非易失性半导体存储器具备互相连接栅电极9与字线用的栓10。各行的字线分别具有2条子字线WL.子字线WL1a、WL1b和子字线WL2a、2b分别是属于同一行的子字线。子字线WL1a与栓1012、1014接触，子字线WL1b与栓1011、1013接触，子字线WL2a与栓1022、1024接触，子字线WL2b与栓1021、1023接触。
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公开(公告)号：CN1193374C
公开(公告)日：2005-03-16
申请号：CN01142498.2
申请日：2001-11-30
Applicant: 三菱电机株式会社
IPC: G11C13/00
CPC classification number: B82Y10/00 , G11C11/15 , G11C11/16 , H01L2224/16 , H01L2224/48091 , H01L2224/48247 , H01L2924/01019 , H01L2924/01021 , H01L2924/01025 , H01L2924/01039 , H01L2924/01057 , H01L2924/01068 , H01L2924/01077 , H01L2924/01078 , H01L2924/1305 , H01L2924/13091 , H01L2924/15311 , H01L2924/181 , H01L2924/19041 , H01L2924/30107 , H01L2924/3025 , H01L2924/00014 , H01L2924/00 , H01L2924/00012
Abstract: 磁存储装置与磁基片，提供一种降低写入时的耗电的MRAM，同时，提供一种降低擦除和写入花费的时间的MRAM。把彼此平行设置的多个位线BL1配置成在相互平行配置的多个字线WL1的上部交叉。在字线和位线夹持的各交点上形成MRAM单元MC2。把各MRAM单元MC3配置成用箭头表示的易磁化轴相对位线和字线倾斜45度。
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公开(公告)号：CN1577619A
公开(公告)日：2005-02-09
申请号：CN200410064300.2
申请日：2001-11-30
Applicant: 三菱电机株式会社
CPC classification number: B82Y10/00 , G11C11/15 , G11C11/16 , H01L2224/16 , H01L2224/48091 , H01L2224/48247 , H01L2924/01019 , H01L2924/01021 , H01L2924/01025 , H01L2924/01039 , H01L2924/01057 , H01L2924/01068 , H01L2924/01077 , H01L2924/01078 , H01L2924/1305 , H01L2924/13091 , H01L2924/15311 , H01L2924/181 , H01L2924/19041 , H01L2924/30107 , H01L2924/3025 , H01L2924/00014 , H01L2924/00 , H01L2924/00012
Abstract: 本发明提供了一种磁存储装置，配备具有多个存储器单元阵列、跨过所述多个存储器单元阵列的多个主字线、对应于所述多个存储器单元阵列的每一个配置的多个存储器单元阵列选择线的至少一个存储器单元阵列组，该存储器单元阵列由多个存储器单元构成，该存储器单元包括非接触地交叉、构成矩阵的多个位线和多个字线以及分别配置在所述多个位线和所述多个字线的交叉部上的至少一个磁隧道结，所述多个字线分别连接于分别设置在所述多个主字线和所述多个存储器单元阵列选择线的交叉部上的第一组合逻辑门的输出，所述第一组合逻辑门的输入连接于处于交叉状态的所述多个主字线之一与所述多个存储器单元阵列选择线之一。
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公开(公告)号：CN1162914C
公开(公告)日：2004-08-18
申请号：CN01122482.7
申请日：2001-07-10
Applicant: 三菱电机株式会社
Inventor： 国清辰也
IPC: H01L27/11 , H01L21/8244 , G11C11/4197
CPC classification number: G11C8/16 , G11C11/413
Abstract: 本发明的课题是提供既可迅速地进行使记忆内容反转的写入、又可减少不需要的功耗的存储器。晶体管MN9、MN10串联连接在节点N1与写入位线41之间。晶体管MN9、MN10的栅分别与写入控制线44和写入字线31连接。写入控制线44供给与写入位线41、互补写入位线42的“异或”运算值相当的电位。通过预先将写入工作中不使用的写入位线41、互补写入位线42预充电为相同的电位，晶体管MN9关断。
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