公开(公告)号：CN1175492C

公开(公告)日：2004-11-10

申请号：CN98119287.4

申请日：1998-09-17

Applicant: 三菱电机株式会社

Inventor： 国清辰也 ,  园田贤一郎

IPC: H01L27/10 ,  H01L21/82

CPC classification number: H01L27/04 ,  H01L27/0251

Abstract: 本发明的目的在于得到容易制造抗软错误、锁定、ESD的性能强的集成电路的半导体集成电路的衬底。在形成存储单元部(5)、逻辑部(6)和输入输出部(8)的各部分的区域中，与各部分必须具有的抗软错误、锁定、ESD的性能相一致，使杂质浓度比衬底单晶(51、55)低的半导体表面层的膜厚变化。

公开(公告)号：CN1218992A

公开(公告)日：1999-06-09

申请号：CN98119287.4

申请日：1998-09-17

Applicant: 三菱电机株式会社

Inventor： 国清辰也 ,  园田贤一郎

IPC: H01L27/10 ,  H01L21/82

CPC classification number: H01L27/04 ,  H01L27/0251

Abstract: 本发明的目的在于得到容易制造抗软错误、锁定、ESD的性能强的集成电路的半导体集成电路的衬底。在形成存储单元部5、逻辑部6和输入输出部8的各部分的区域中,与各部分必须具有的抗软错误、锁定、ESD的性能相一致,使杂质浓度比衬底单晶51、55低的半导体表面层的膜厚变化。