公开(公告)号：CN1851923A

公开(公告)日：2006-10-25

申请号：CN200610050899.3

申请日：2006-05-24

Applicant: 杭州电子科技大学

Inventor： 张海鹏 ,  徐文杰 ,  许杰萍 ,  高明煜 ,  吕幼华 ,  汪洁

IPC: H01L27/12 ,  H01L23/60 ,  H01L29/739

CPC classification number: H01L2924/0002 ,  H01L2924/00

Abstract: 本发明涉及一种集成抗静电损伤二极管的SOILIGBT器件单元。常规的SOI LIGBT由于高压静电引起栅击穿造成静电损伤。本发明包括半导体衬底、隐埋氧化层、漂移区、阱区、阱接触区、阴极区、抗ESD二极管阴极区、栅氧化层、缓冲区、阳极区、阳极接触区、阳极短路点区、场氧区、多晶硅栅极区、栅极隔离氧化层、接触孔和金属电极引线与互连线。本发明由于将抗ESD二极管集成在SOI LIGBT器件单元结构之中，使其在无需外接任何器件就具有较强的抗ESD能力，能够显著改善SOI LIGBT器件自我抗ESD保护性能，减小采用该种器件的各种电力电子系统的体积、重量和成本，并提高系统可靠性。

公开(公告)号：CN109524453B

公开(公告)日：2022-03-29

申请号：CN201811230233.5

申请日：2018-10-22

Applicant: 杭州电子科技大学

Inventor： 张海鹏 ,  耿露 ,  王晓媛 ,  张忠海 ,  林弥 ,  陆雪杰

IPC: H01L29/06 ,  H01L29/88

Abstract: 本发明涉及一种GaN基高压整流共振隧穿二极管。本发明包括面GaN基底、n+‑In0.07Ga0.93N集电区层、i‑In0.07Ga0.93N第一隔离层、AlGaN第一势垒层、i‑In0.14Ga0.86N量子阱层、GaN第二势垒层、i‑In0.21Ga0.89N第二隔离层、n+‑In0.21Ga0.89N发射区层、钝化层、集电区金属电极引脚与发射区金属电极引脚。该种GaN基高压共振隧穿二极管—HVRTD具有正向较高阻断电压和反向超低电阻率的伏安特性，且制造工艺与GaN基集成器件和路(包括电路、光路、磁路、气路、机械路及复合路)的微纳集成制造工艺兼容，非常适用于GaN基集成器件和路的ESD保护应用，可以在近似理想的840ns时间内承受±2000V ESD而确保GaN基集成器件和路不被损毁。

公开(公告)号：CN108198867B

公开(公告)日：2021-04-20

申请号：CN201711473088.9

申请日：2017-12-29

Applicant: 杭州电子科技大学

Inventor： 张海鹏 ,  白建玲 ,  林弥 ,  张忠海 ,  郝郗亮 ,  吕伟锋

IPC: H01L29/88 ,  H01L29/06

Abstract: 本发明涉及一种低功耗GaN/AlGaN共振隧穿二极管。本发明包括GaN基底、n+‑GaN集电区层、i‑GaN第一隔离层、i‑AlGaN第一势垒层、i‑GaN量子阱层、i‑AlGaN第二势垒层、i‑GaN或者i‑InGaN第二隔离层、n+‑GaN发射区层、AlN钝化层、集电区金属电极引脚与发射区金属电极引脚。本发明采用高质量非极性上表面的外延本征GaN基底上外延生长GaN/AlGaN纳米薄膜制备的共振隧穿二极管。具有足够明显且实用的负微分电阻伏安特性，在足够低的正偏压下具有较低的峰值电流与谷值电流，功耗较低。

公开(公告)号：CN109360853A

公开(公告)日：2019-02-19

申请号：CN201810928184.6

申请日：2018-08-15

Applicant: 杭州电子科技大学

Inventor： 阮良浩 ,  王晶 ,  赵文生 ,  张海鹏

IPC: H01L29/06 ,  H01L29/24 ,  H01L29/66

Abstract: 本发明公开了一种提高二硫化钼锯齿形条带自旋极化率的异质结结构及方法。本发明异质结结构中的散射区由沿输入端至输出端方向排布的散射区一段、散射区二段和散射区三段组成；散射区一段和散射区三段为宽度和长度均相等的锯齿型条带；散射区三段与散射区一段的长度方向一致，散射区二段的长度方向与散射区一段的长度方向呈90°夹角；散射区二段为沿长度方向的扶手椅型条带；输入端和输出端均为锯齿型条带。本发明通过寻找只允许某一种自旋方向的电子能级存在的能量范围，使电子以该范围内的能量入射时，另一种自旋方向的电子被完全过滤，实现自旋的完全极化。

公开(公告)号：CN102157383B

公开(公告)日：2012-09-05

申请号：CN201110056312.0

申请日：2011-03-10

Applicant: 杭州电子科技大学

Inventor： 张海鹏 ,  许生根 ,  赵伟立 ,  刘怡新 ,  吴倩倩 ,  孔令军 ,  汪洋

IPC: H01L21/336 ,  H01L21/8238

Abstract: 本发明涉及一种具有P埋层的SOInLDMOS器件单元的制作方法。现有方法制作的SOInLDMOS器件严重影响了器件的耐压性能，而且影响了器件的散热。本发明通过采用具有P埋层的SOI厚膜材料上经过九次光刻，制造具有P埋层的SOInLDMOS器件。制作的器件在阻断态漏极加高电压时，N型顶层硅膜与P型埋层之间的反向偏置PN结所形成的耗尽层将承受绝大部分耐压，从而提高了器件的纵向耐压性能，打破纵向耐压过低限制横向耐压改进的瓶颈；同时薄的埋氧层有利于器件的散热，有效的减轻了自加热效应。本发明方法使集成功率与射频SOInLDMOS器件的电学与热学性能得到显著改善，有利于节省资源、能源和保护环境。

公开(公告)号：CN102097482B

公开(公告)日：2012-07-18

申请号：CN201010617144.3

申请日：2010-12-31

Applicant: 杭州电子科技大学

Inventor： 张海鹏 ,  许生根 ,  陈波 ,  李浩

IPC: H01L29/78 ,  H01L29/06 ,  H01L21/762 ,  H01L21/768

Abstract: 本发明涉及一种集成双纵向沟道SOILDMOS器件单元。现有产品限制了器件结构与电学特性的改善。本发明中隐埋氧化层将半导体基片分为半导体衬底和轻掺杂漂移区，轻掺杂漂移区两侧分别设置LDMOS的缓冲区和第一低阻多晶硅栅，第一低阻多晶硅栅与轻掺杂漂移区之间设置有纵向栅氧化层。在轻掺杂漂移区顶部设置有阱区和槽氧区，阱区内设置有两个源极和欧姆接触区，槽氧区内嵌入第二低阻多晶硅栅。器件上部设置有三个场氧化层以及金属层。本发明在阱区与漂移区间引入浅槽栅，增加一条纵向导电沟道，提高了器件的跨导和通态电流，降低了通态电阻和通态压降，从而降低了通态功耗，改善了器件的耐高温特性和耐压性能，提高了器件的可靠性。

公开(公告)号：CN102157550B

公开(公告)日：2012-07-04

申请号：CN201110056339.X

申请日：2011-03-10

Applicant: 杭州电子科技大学

Inventor： 张海鹏 ,  齐瑞生 ,  汪洋 ,  赵伟立 ,  刘怡新 ,  吴倩倩 ,  孔令军

IPC: H01L29/739 ,  H01L29/06

Abstract: 本发明涉及一种具有p埋层的纵向沟道SOI LIGBT器件单元。现有产品限制了器件结构与电学特性的改善。本发明顺序包括p型半导体衬底、隐埋氧化层、p埋层区，p埋层区的顶部依次并排设置有金属栅极、n型重掺杂多晶硅栅、栅氧化层和n型轻掺杂漂移区，在n型轻掺杂漂移区顶部两侧分别嵌入第一p型阱区和n型缓冲区，第一p型阱区的顶部嵌入n型阴极区和第一p阱欧姆接触区，n型缓冲区的顶部嵌入第二p型阱区和阳极短路点区，第二p型阱区顶部嵌入第二p阱欧姆接触区；器件单元顶部设置有第一场氧化层、第二场氧化层、阳极金属电极和阴极金属电极。本发明降低了扩展电阻，改善了漂移区电导调制效应，降低了通态功耗，并明显改善器件的热特性。

公开(公告)号：CN102169893A

公开(公告)日：2011-08-31

申请号：CN201110056340.2

申请日：2011-03-10

Applicant: 杭州电子科技大学

Inventor： 张海鹏 ,  齐瑞生 ,  孔令军 ,  汪洋 ,  赵伟立 ,  刘怡新 ,  吴倩倩

IPC: H01L29/739 ,  H01L29/06

Abstract: 本发明涉及一种具有P埋层的横向沟道SOILIGBT器件单元。现有产品限制了器件结构与电学特性的改善。本发明顺序包括p型半导体衬底、隐埋氧化层、p埋层区、n型轻掺杂漂移区；n型轻掺杂漂移区顶部两侧嵌入第一p型阱区和n型缓冲区，第一p型阱区的顶部嵌入n型阴极区和第一p阱欧姆接触区，n型缓冲区的顶部嵌入第二p型阱区和阳极短路点区，第二p型阱区的顶部嵌入第二p阱欧姆接触区；器件单元顶部设置有阴极金属电极和阳极金属电极，n型阴极区的顶部设置有第一场氧化层，n型轻掺杂漂移区的顶部设置有第二场氧化层。本发明提高了器件的纵向耐压，改善了器件的纵向击穿特性，使器件能够适应更高压，更大电流的工作条件，并改善器件的热特性。

公开(公告)号：CN102157550A

公开(公告)日：2011-08-17

申请号：CN201110056339.X

申请日：2011-03-10

Applicant: 杭州电子科技大学

Inventor： 张海鹏 ,  齐瑞生 ,  汪洋 ,  赵伟立 ,  刘怡新 ,  吴倩倩 ,  孔令军

IPC: H01L29/739 ,  H01L29/06

Abstract: 本发明涉及一种具有p埋层的纵向沟道SOI LIGBT器件单元。现有产品限制了器件结构与电学特性的改善。本发明顺序包括p型半导体衬底、隐埋氧化层、p埋层区，p埋层区的顶部依次并排设置有金属栅极、n型重掺杂多晶硅栅、栅氧化层和n型轻掺杂漂移区，在n型轻掺杂漂移区顶部两侧分别嵌入第一p型阱区和n型缓冲区，第一p型阱区的顶部嵌入n型阴极区和第一p阱欧姆接触区，n型缓冲区的顶部嵌入第二p型阱区和阳极短路点区，第二p型阱区顶部嵌入第二p阱欧姆接触区；器件单元顶部设置有第一场氧化层、第二场氧化层、阳极金属电极和阴极金属电极。本发明降低了扩展电阻，改善了漂移区电导调制效应，降低了通态功耗，并明显改善器件的热特性。

公开(公告)号：CN100433299C

公开(公告)日：2008-11-12

申请号：CN200610050900.2

申请日：2006-05-24

Applicant: 杭州电子科技大学

Inventor： 张海鹏 ,  徐文杰 ,  许杰萍 ,  孙玲玲 ,  高明煜 ,  徐丽燕

IPC: H01L21/84 ,  H01L21/331

Abstract: 本发明涉及集成抗ESD二极管的SOI LIGBT器件结构的SOI CMOSVLSI工艺实现方法。现有方法制作的SOI LIGBT器件没有集成抗ESD结构与功能。本发明通过将常规SOI LIGBT器件的SOI CMOS VLSI工艺实现方法中的局部氧化隔离技术改为槽隔离技术实现硅岛隔离，阱掺杂调整为逆向掺杂分布的离子注入阱掺杂工艺，在n+源区掺杂的同时进行阳极短路点掺杂和抗ESD二极管阴极掺杂，并在进行p+源区掺杂和阳极区掺杂之前进行阳极区较低浓度p型掺杂的方法来实现。该方法采用现有SOI CMOS VLSI工艺技术，在几乎不增加工艺复杂度与工艺成本条件下使集成功率与射频SOI LIGBT器件的抗ESD性能得到显著改善。