公开(公告)号：CN100421256C

公开(公告)日：2008-09-24

申请号：CN200610050899.3

申请日：2006-05-24

Applicant: 杭州电子科技大学

Inventor： 张海鹏 ,  徐文杰 ,  许杰萍 ,  高明煜 ,  吕幼华 ,  汪洁

IPC: H01L27/12 ,  H01L23/60 ,  H01L29/739

CPC classification number: H01L2924/0002 ,  H01L2924/00

Abstract: 本发明涉及一种集成抗静电损伤二极管的SOI LIGBT器件单元。常规的SOI LIGBT由于高压静电引起栅击穿造成静电损伤。本发明包括半导体衬底、隐埋氧化层、漂移区、阱区、阱接触区、阴极区、抗ESD二极管阴极区、栅氧化层、缓冲区、阳极区、阳极接触区、阳极短路点区、场氧区、多晶硅栅极区、栅极隔离氧化层、接触孔和金属电极引线与互连线。本发明由于将抗ESD二极管集成在SOI LIGBT器件单元结构之中，使其在无需外接任何器件就具有较强的抗ESD能力，能够显著改善SOI LIGBT器件自我抗ESD保护性能，减小采用该种器件的各种电力电子系统的体积、重量和成本，并提高系统可靠性。

公开(公告)号：CN1851923A

公开(公告)日：2006-10-25

申请号：CN200610050899.3

申请日：2006-05-24

Applicant: 杭州电子科技大学

Inventor： 张海鹏 ,  徐文杰 ,  许杰萍 ,  高明煜 ,  吕幼华 ,  汪洁

IPC: H01L27/12 ,  H01L23/60 ,  H01L29/739

CPC classification number: H01L2924/0002 ,  H01L2924/00

Abstract: 本发明涉及一种集成抗静电损伤二极管的SOILIGBT器件单元。常规的SOI LIGBT由于高压静电引起栅击穿造成静电损伤。本发明包括半导体衬底、隐埋氧化层、漂移区、阱区、阱接触区、阴极区、抗ESD二极管阴极区、栅氧化层、缓冲区、阳极区、阳极接触区、阳极短路点区、场氧区、多晶硅栅极区、栅极隔离氧化层、接触孔和金属电极引线与互连线。本发明由于将抗ESD二极管集成在SOI LIGBT器件单元结构之中，使其在无需外接任何器件就具有较强的抗ESD能力，能够显著改善SOI LIGBT器件自我抗ESD保护性能，减小采用该种器件的各种电力电子系统的体积、重量和成本，并提高系统可靠性。

公开(公告)号：CN100433299C

公开(公告)日：2008-11-12

申请号：CN200610050900.2

申请日：2006-05-24

Applicant: 杭州电子科技大学

Inventor： 张海鹏 ,  徐文杰 ,  许杰萍 ,  孙玲玲 ,  高明煜 ,  徐丽燕

IPC: H01L21/84 ,  H01L21/331

Abstract: 本发明涉及集成抗ESD二极管的SOI LIGBT器件结构的SOI CMOSVLSI工艺实现方法。现有方法制作的SOI LIGBT器件没有集成抗ESD结构与功能。本发明通过将常规SOI LIGBT器件的SOI CMOS VLSI工艺实现方法中的局部氧化隔离技术改为槽隔离技术实现硅岛隔离，阱掺杂调整为逆向掺杂分布的离子注入阱掺杂工艺，在n+源区掺杂的同时进行阳极短路点掺杂和抗ESD二极管阴极掺杂，并在进行p+源区掺杂和阳极区掺杂之前进行阳极区较低浓度p型掺杂的方法来实现。该方法采用现有SOI CMOS VLSI工艺技术，在几乎不增加工艺复杂度与工艺成本条件下使集成功率与射频SOI LIGBT器件的抗ESD性能得到显著改善。

公开(公告)号：CN1835493A

公开(公告)日：2006-09-20

申请号：CN200610050397.0

申请日：2006-04-18

Applicant: 杭州电子科技大学

Inventor： 官伯然 ,  许杰萍

IPC: H04L27/26

Abstract: 本发明涉及正交频分复用系统中使信号定时同步的方法。现有方法或者难以实现准确的符号定时，或者不能正确读取从第一个前导开始的所有信号。本发明首先将接收到的前导与在接收端设定的第一个前导符号的重复部分进行互相关运算，得到互相关式P(d)；然后将接收到的信号和接收端设定的前导序列符号分别做模平方加权、再相乘，得到信号能量式R(d)；将P(d)与R(d)相除，做归一化处理，得归一化度量式Q(d)。该方法不仅降低了运算量而且能更准确读取从第一个前导开始的数据信息。只通过一个峰值来进行定时判断，从而有效的降低实现符号定时的复杂度，具有较高的稳固性和灵敏度。

公开(公告)号：CN1851904A

公开(公告)日：2006-10-25

申请号：CN200610050900.2

申请日：2006-05-24

Applicant: 杭州电子科技大学

Inventor： 张海鹏 ,  徐文杰 ,  许杰萍 ,  孙玲玲 ,  高明煜 ,  徐丽燕

IPC: H01L21/84 ,  H01L21/331

Abstract: 本发明涉及集成抗ESD二极管的SOI LIGBT器件结构的SOI CMOS VLSI工艺实现方法。现有方法制作的SOI LIGBT器件没有集成抗ESD结构与功能。本发明通过将常规SOI LIGBT器件的SOI CMOS VLSI工艺实现方法中的局部氧化隔离技术改为槽隔离技术实现硅岛隔离，阱掺杂调整为逆向掺杂分布的离子注入阱掺杂工艺，在n+源区掺杂的同时进行阳极短路点掺杂和抗ESD二极管阴极掺杂，并在进行p+源区掺杂和阳极区掺杂之前进行阳极区较低浓度p型掺杂的方法来实现。该方法采用现有SOI CMOS VLSI工艺技术，在几乎不增加工艺复杂度与工艺成本条件下使集成功率与射频SOI LIGBT器件的抗ESD性能得到显著改善。

公开(公告)号：CN2914330Y

公开(公告)日：2007-06-20

申请号：CN200620103935.3

申请日：2006-05-24

Applicant: 杭州电子科技大学

Inventor： 张海鹏 ,  徐文杰 ,  许杰萍 ,  高明煜 ,  刘国华 ,  徐丽燕

IPC: H01L27/12

Abstract: 本实用新型涉及一种集成抗静电损伤二极管的SOI LIGBT器件单元。常规的SOI LIGBT由于高压静电引起栅击穿造成静电损伤。本实用新型包括半导体衬底、隐埋氧化层、漂移区、阱区、阱接触区、阴极区、抗ESD二极管阴极区、栅氧化层、缓冲区、阳极区、阳极接触区、阳极短路点区、场氧区、多晶硅栅极区、栅极隔离氧化层、接触孔和金属电极引线与互连线。本实用新型由于将抗ESD二极管集成在SOI LIGBT器件单元结构之中，使其在无需外接任何器件就具有较强的抗ESD能力，能够显著改善SOI LIGBT器件自我抗ESD保护性能，减小采用该种器件的各种电力电子系统的体积、重量和成本，并提高系统可靠性。