公开(公告)号：CN103377141A

公开(公告)日：2013-10-30

申请号：CN201210107339.2

申请日：2012-04-12

Applicant: 无锡江南计算技术研究所

Inventor： 高剑刚 ,  许勇 ,  唐勇 ,  李媛 ,  张清波 ,  郑方 ,  高红光

IPC: G06F12/08

Abstract: 一种高速存储区的访问方法及访问装置，其中所述访问方法包括：在处理器核心请求访问主存时，基于所述Cache数据在主存首地址、Cache行数据量、Cache行条目总数和Cache行有效位判断请求主存地址是否命中Cache；若所述请求主存地址命中Cache，则基于所述Cache数据在局部存储器首地址确定与所述请求主存地址对应的局部存储器地址，并基于所述局部存储器地址加载Cache数据；若所述请求主存地址未命中Cache，则基于所述不命中入口跳转至不命中处理例程。本技术方案简化了高速存储区的逻辑设计开销，提高了处理器的易编程性和适应性。

公开(公告)号：CN102880770A

公开(公告)日：2013-01-16

申请号：CN201210420775.5

申请日：2012-10-29

Applicant: 无锡江南计算技术研究所

Inventor： 任秀江 ,  卢宏生 ,  郑卫华 ,  张清波 ,  王梦嘉 ,  陈彦庭 ,  施晶晶

IPC: G06F17/50

Abstract: 一种基于宏指令队列的CPU访存序列仿真模型，包括：指令缓冲模块，其包括与CPU内部的Cache不命中请求悬挂缓冲个数数量相同的指令缓冲，发出的指令利用冗余域携带有所在指令缓冲的缓冲号，以便根据响应原样返回的该指令缓冲号进行正确性检查；二级Cache和淘汰缓冲模块，用于模拟二级Cache和淘汰缓冲的操作，并对二次请求和响应的合法性进行检查；二次请求处理模块，用于模拟对二次请求的处理功能，接收二次请求，并返回相应类型的应答；流控模块，用于模拟一次请求队列和响应队列的流控功能；指令调度模块，用于从多个指令缓冲中调度一个指令执行；指令译码模块，用于执行指令缓冲指令格式到CPU和一致性协议硬件之间的逻辑接口的格式包的转换。

公开(公告)号：CN115328404A

公开(公告)日：2022-11-11

申请号：CN202211017009.4

申请日：2022-08-24

Applicant: 无锡江南计算技术研究所

Inventor： 张清波 ,  施晶晶 ,  刘骁 ,  唐勇 ,  杨萱 ,  郝子宇

IPC: G06F3/06 ,  G06F9/50

Abstract: 本发明公开了一种支持数据在线重组的DMA访存方法及装置，涉及数据处理技术领域，包括：DMA引擎收到DMA传输指令时，判断DMA传输指令中是否有数据重组指示，若是则获取数据传输方向以及数据重组参数信息；DMA引擎将收到的DMA指令解析并拆分为访问请求发送至传输方向上游存储；DMA引擎收到上游存储发来的访问响应数据时，将响应数据重组存放于DMA引擎内部的数据缓冲中；当数据缓冲收齐本次DMA传输指令中的所有数据，按照DMA传输指令中的数据重组参数，以重组后的格式转发给下游存储。本发明支持数据在线重组，使得数据重组过程对运算核心透明，为程序员编程提供便利性和灵活性，降低数据格式转变的实现代价和功耗。

公开(公告)号：CN115268836A

公开(公告)日：2022-11-01

申请号：CN202210966617.3

申请日：2022-08-12

Applicant: 无锡江南计算技术研究所

Inventor： 陈庆强 ,  张清波 ,  王谛 ,  石嵩 ,  于齐

IPC: G06F7/53 ,  G06F7/509 ,  G06F3/06 ,  G06F9/445 ,  G06F12/0877

Abstract: 本发明涉及累加器缓冲技术领域，具体为一种累加器缓冲的数据累加卸载的控制结构及方法。一种累加器缓冲的数据累加卸载的控制结构，包括累加器缓冲控制逻辑，包括用于生成累加结果缓存信号的第一控制逻辑单元和用于生成累加结果卸载信号的第二控制逻辑单元；缓冲模块，包括控制寄存器，与所述累加器缓冲控制逻辑电性连接，用于接收并暂存所述累加结果缓存信号和累加结果卸载信号。本发明缓冲模块可以通过第一缓冲对累加结果进行缓存，同时可以对第二缓冲中已缓存的累加结果进行卸载，当一轮累加结果缓存结束后，缓冲模块可直接进入下一轮累加结果的缓存，省去了现有技术中等待累加结果卸载的时间，进而有效提高了累加器缓冲的工作效率。

公开(公告)号：CN110691043A

公开(公告)日：2020-01-14

申请号：CN201910857257.1

申请日：2019-09-11

Applicant: 无锡江南计算技术研究所

Inventor： 王谛 ,  陈庆强 ,  张清波 ,  杨萱 ,  孙红辉 ,  严忻恺 ,  王吉军

IPC: H04L12/931 ,  H04L12/933 ,  H04L12/803 ,  H04L12/861 ,  H04L12/863

Abstract: 本发明提供一种支持多源多虚通道非连续传输的插花整理方法，涉及计算机设计技术领域，方法包括以下步骤：S1：目标节点对接收的微片进行解析，将不同微片发送到相应虚通道的接收队列；S2：每个虚通道的接收队列设置一组正在接收包的标记存储器，标记内容；S3：每个虚通道的接收队列中的每个条目均进行接收队列处理；S4：设置一个提交条目地址辅助队列，将各虚通道的报文各个微片的地址依次存入，根据辅助队列的输出依次读取相应的虚通道中的队列条目。本发明一种支持多源多虚通道非连续传输的插花整理方法支持多源多虚通道非连续传输的插花报文的接收和整理，提高了片上网络有效带宽，减少阻塞，减少片上网络死锁和负载不均衡现象。

公开(公告)号：CN102945220A

公开(公告)日：2013-02-27

申请号：CN201210396345.4

申请日：2012-10-17

Applicant: 无锡江南计算技术研究所

Inventor： 张清波 ,  王梦嘉 ,  郑卫华 ,  杨萱 ,  过锋 ,  高红光 ,  郑方

IPC: G06F13/42

Abstract: 本发明提供了一种基于序号的多队列保序方法。在队列一的出口和入口分别设立出口计数器和入口计数器；入口计数器每收到一个包加一，出口计数器每发送一个包加一；进入队列二的消息包携带有进入队列二时的队列一的入口计数器的计数值作为序号；进入队列二的消息包在准备出队时，将携带的序号与队列一的入口计数器当前值和出口计数器当前值进行比较，以判断是否可以出队。当根据准备出队的消息包携带的序号、以及队列一的入口计数器当前值和出口计数器当前值判定在所述准备出队的消息包之前的进入队列一的消息包已全部发出时，使所述准备出队的消息包出队。

公开(公告)号：CN102929800A

公开(公告)日：2013-02-13

申请号：CN201210396169.4

申请日：2012-10-17

Applicant: 无锡江南计算技术研究所

Inventor： 郑卫华 ,  王梦嘉 ,  张清波 ,  许勇 ,  郑方 ,  高红光

IPC: G06F12/08 ,  G06F9/38

Abstract: 本发明提供了一种Cache一致性协议派生处理方法。针对每一个一次请求的一致性处理流程依次执行目录访问以及派生请求判断；在目录访问中，查询一次请求地址对应的数据在CPU内部是否有比主存更新的副本，如有，则一次请求访问最新副本；否则判定主存中数据是最新的，一次请求直接访问主存；而且，对于CPU内部有最新副本的情况，生成作为所述一次请求的派生请求的二次请求，所述二次请求或将最新副本回写主存，并且将该最新副本置为无效，或将CPU内最新副本置为无效；在派生请求判断中，判断一次请求是否有派生请求，如果一次请求有派生请求，则使该一次请求不能从一次请求队列释放。

公开(公告)号：CN101471856B

公开(公告)日：2011-01-12

申请号：CN200710160665.9

申请日：2007-12-26

Applicant: 无锡江南计算技术研究所

Inventor： 姚玉良 ,  韩文燕 ,  宋新亮 ,  李瑛 ,  张清波 ,  牟华先 ,  黄国华

IPC: H04L12/56

Abstract: 一种仲裁方法和仲裁器。所述仲裁方法包括：对于有年龄超时的端口请求的输入端口，仅将所述输入端口的年龄超时的端口请求设置为有效的端口请求；对于没有年龄超时的端口请求的输入端口，将所述输入端口的所有端口请求设置为有效的端口请求；若最大年龄方式没有超时或者顺序轮转方式超时，将优先级指针指向与年龄最大的端口请求对应的仲裁单元所在的优先级组；若最大年龄方式超时并且顺序轮转方式没有超时，将优先级指针轮流指向各优先级组；根据所述优先级指针对有效的端口请求进行仲裁。所述仲裁方法和仲裁器可以解决波阵仲裁中存在的“饥饿”问题，改善仲裁性能。