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公开(公告)号：CN110661728A
公开(公告)日：2020-01-07
申请号：CN201910866274.1
申请日：2019-09-12
Applicant: 无锡江南计算技术研究所
IPC: H04L12/873 , H04L12/933 , H04L12/937
Abstract: 本发明提供多虚通道传输时共享与私有相结合的缓冲设计方法与装置，属于计算机体系结构与处理器微结构设计技术领域。该多虚通道传输时共享与私有相结合的缓冲设计方法与装置包括如下步骤：S1：发送器获取缓冲条目中的待发送网络包的类型、NO域的值和信用值，如果NO域的值为0和信用值为非0则将待发送网络包发送出去；S2：将与待发送网络包的同类型所有条目的NO域的值减1、将本地待发送网络包的信用值减1，将该网络包所在条目释放；S3：接收器判断私有缓冲区域是否存在空闲，如果有则接收器将待发送网络包存储在私有缓冲区域，如果没有则接收器将待发送网络包存储在共享缓冲区域。本发明灵活性较高。
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公开(公告)号：CN110659144A
公开(公告)日：2020-01-07
申请号：CN201910863824.4
申请日：2019-09-12
Applicant: 无锡江南计算技术研究所
Abstract: 本发明提供支持请求响应多端口异步多播的高吞吐混合仲裁路由机制，属于计算机体系结构与芯片微结构技术领域。该支持请求响应多端口异步多播的高吞吐混合仲裁路由机制包括如下步骤：S1：处理器发出的单FLIT请求/响应包在仲裁过程中，采用2+x级的混合仲裁机制以得到第一预设单FLIT请求/响应包；S2：在路由接口协议中设计用以支持第一预设单FLIT请求/响应包的多播传输的多播机制，第一预设单FLIT请求/响应包在各输出端口异步传输，各个输出端口在整个多播未完成时处理在该输出端口的后续来包，同时输入端口更新多播信号，当所有目标输出端口传输完成后释放第一预设单FLIT请求/响应包。本发明中异步多播发送匹配混合仲裁机制，两者相结合提升吞吐率。
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公开(公告)号：CN102880467B
公开(公告)日：2016-06-08
申请号：CN201210325660.8
申请日：2012-09-05
Applicant: 无锡江南计算技术研究所
IPC: G06F9/44 , G06F15/167
Abstract: 本发明提供了一种Cache一致性协议验证方法以及多核处理器系统。根据本发明的Cache一致性协议验证方法包括：在监视器内设置多个队列，每个队列包括多个单元，用于记录尚未处理完毕的所有一次请求；将所有地址相关的请求按照其进入一致性处理部件的顺序依次保存在同一个队列的单元内；利用每个单元独立跟踪所记录请求的行为状态。根据本发明的基于监视器的Cache一致性协议验证方法能够根据Cache一致性协议对访存地址相关的请求保证按序处理的特性，采用一个监视器对Cache一致性处理部件的协议级行为进行精准监测，可以实现对每一个请求包的行为精确监测；通过调整监视器内的内容，使得Cache一致性协议验证方法适用于各种一致性协议的验证。
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公开(公告)号：CN102929562B
公开(公告)日：2015-05-06
申请号：CN201210380703.2
申请日：2012-10-09
Applicant: 无锡江南计算技术研究所
Abstract: 本发明提供一种基于识别标识的可扩展重排序方法。以识别标识来标识请求特性；对于具有相同识别标识的请求，按序转发请求和返回响应；对于具有不同识别标识的请求，乱序转发请求和返回响应；源端通过识别标识标注读写请求各自的保序特性，目的端对接收的请求乱序处理。在读请求处理中，读请求和读响应分别保存于不同缓冲中；采用统一的飞行状态控制器记录同时飞行的多个请求状态，每个条目对应一个正在飞行的读请求，条目深度与读响应缓冲深度保持一致。在写请求处理中，请求处理部件仅在收到前一个相同识别标识的写响应时才会转发下一个相同识别标识的写请求，飞行状态控制器记录请求与数据缓冲中各写请求的状态，每个条目对应一个写请求。
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公开(公告)号：CN102799419B
公开(公告)日：2014-10-22
申请号：CN201210325334.7
申请日：2012-09-05
Applicant: 无锡江南计算技术研究所
Abstract: 本发明提供了一种寄存器写冲突检测方法及装置、以及处理器。初始地对写有效队列进行重置。获取所述指令的指令执行延迟。读取写有效队列中与处于指令准备发射状态的指令的指令执行延迟等时长的队列位置的写有效位值。判断所读取的写有效队列读取的写有效位值。在判断读取的值表示允许发射指令时允许发射所述处于指令准备发射状态的指令；并且在写有效队列中与处于指令准备发射状态的指令的指令执行延迟等时长的位置处设置不允许发射指令的写有效位值。在判断读取的值为不允许发射指令时不允许发射处于指令准备发射状态的指令。本发明提供了一种基于寄存器写冲突的检测方法，可利用较少的硬件复杂性实现指令的乱序发射，以提高指令流水线的效率。
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Patent Agency Ranking
公开(公告)号：CN102929562A
公开(公告)日：2013-02-13
申请号：CN201210380703.2
申请日：2012-10-09
Applicant: 无锡江南计算技术研究所
Abstract: 本发明提供一种基于识别标识的可扩展重排序方法。以识别标识来标识请求特性；对于具有相同识别标识的请求，按序转发请求和返回响应；对于具有不同识别标识的请求，乱序转发请求和返回响应；源端通过识别标识标注读写请求各自的保序特性，目的端对接收的请求乱序处理。在读请求处理中，读请求和读响应分别保存于不同缓冲中；采用统一的飞行状态控制器记录同时飞行的多个请求状态，每个条目对应一个正在飞行的读请求，条目深度与读响应缓冲深度保持一致。在写请求处理中，请求处理部件仅在收到前一个相同识别标识的写响应时才会转发下一个相同识别标识的写请求，飞行状态控制器记录请求与数据缓冲中各写请求的状态，每个条目对应一个写请求。
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公开(公告)号：CN102880467A
公开(公告)日：2013-01-16
申请号：CN201210325660.8
申请日：2012-09-05
Applicant: 无锡江南计算技术研究所
IPC: G06F9/44 , G06F15/167
Abstract: 本发明提供了一种Cache一致性协议验证方法以及多核处理器系统。根据本发明的Cache一致性协议验证方法包括：在监视器内设置多个队列，每个队列包括多个单元，用于记录尚未处理完毕的所有一次请求；将所有地址相关的请求按照其进入一致性处理部件的顺序依次保存在同一个队列的单元内；利用每个单元独立跟踪所记录请求的行为状态。根据本发明的基于监视器的Cache一致性协议验证方法能够根据Cache一致性协议对访存地址相关的请求保证按序处理的特性，采用一个监视器对Cache一致性处理部件的协议级行为进行精准监测，可以实现对每一个请求包的行为精确监测；通过调整监视器内的内容，使得Cache一致性协议验证方法适用于各种一致性协议的验证。
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公开(公告)号：CN102799419A
公开(公告)日：2012-11-28
申请号：CN201210325334.7
申请日：2012-09-05
Applicant: 无锡江南计算技术研究所
Abstract: 本发明提供了一种寄存器写冲突检测方法及装置、以及处理器。初始地对写有效队列进行重置。获取所述指令的指令执行延迟。读取写有效队列中与处于指令准备发射状态的指令的指令执行延迟等时长的队列位置的写有效位值。判断所读取的写有效队列读取的写有效位值。在判断读取的值表示允许发射指令时允许发射所述处于指令准备发射状态的指令；并且在写有效队列中与处于指令准备发射状态的指令的指令执行延迟等时长的位置处设置不允许发射指令的写有效位值。在判断读取的值为不允许发射指令时不允许发射处于指令准备发射状态的指令。本发明提供了一种基于寄存器写冲突的检测方法，可利用较少的硬件复杂性实现指令的乱序发射，以提高指令流水线的效率。
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公开(公告)号：CN102446155A
公开(公告)日：2012-05-09
申请号：CN201010508858.0
申请日：2010-10-12
Applicant: 无锡江南计算技术研究所
IPC: G06F15/163
Abstract: 一种同步装置及方法，所述同步装置包括：接收单元，用于接收来自处理器核的同步请求信号，所述同步请求信号携带至少两个待同步的处理器核的信息；信号生成单元，用于当所述接收单元接收到所述至少两个待同步的处理器核的同步请求信号且其中携带相同的待同步的处理器核的信息时，生成同步完成信号；发送单元，用于将所述信号生成单元生成的同步完成信号发送至对应的待同步的处理器核。采用本发明的同步装置进行多个处理器核的同步，软件上易于编程，提高了同步速率。
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公开(公告)号：CN115470450A
公开(公告)日：2022-12-13
申请号：CN202211046721.7
申请日：2022-08-30
Applicant: 无锡江南计算技术研究所
Abstract: 本发明涉及人工智能技术领域，具体涉及一种矩阵乘运算装置及其低开销异常定位方法，包括呈矩阵排列的运算核心、北向数据加载器、西向数据整形与加载器、累加缓冲器、累加结果写回控制器、异常检测控制器和本地局部存储器，异常检测控制器与南侧一行及东侧一列运算核心连接，运算核心包括乘法器、加法器、累加数据寄存器和异常寄存器，乘法器接收北向数据和西向数据，乘法器计算北向数据和西向数据的乘积，加法器与乘法器及累加数据寄存器连接，加法器计算乘法器输出值与累加数据寄存器值的和，并输出到南侧的运算核心的累加数据寄存器，异常寄存器与乘法器及加法器连接。本发明的有益技术效果包括：能够及时排查异常情况，提高异常排除效率。
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