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公开(公告)号：CN107491136A
公开(公告)日：2017-12-19
申请号：CN201710546176.0
申请日：2017-07-06
Applicant: 复旦大学
IPC: G05F1/625
Abstract: 本发明属于集成电路的数字校准技术领域，具体为一种用于数字校准的差值型电容调节器。本发明提供的电容调节器，包括一对电容阵列，一对输入校准码和一对输出端；它通过输入校准码同时调节处于不同电容阵列中的大电容子阵列和小电容子阵列，使一对输出端上电容的差值等于大、小电容单元差值的整数倍；大、小电容单元的差值小于在指定工艺下可以制造的电容最小值，从而缓解了校准的调节粒度受限于制造工艺的问题。本发明有效地提高了数字校准的精度。
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公开(公告)号：CN104410403B
公开(公告)日：2017-10-03
申请号：CN201410741630.4
申请日：2014-12-09
Applicant: 复旦大学
IPC: H03K19/0175
Abstract: 本发明属于集成电路技术领域，具体为一种亚阈值电平转换器。其结构包括一个输入反相器，一个电平转换电路，一个输出反相器。其中输入反相器用于产生两个互补的差分输入信号；电平转换电路用于实现输入信号从低电压到高电压的电平转换，输出反相器用于产生全摆幅的高压输出信号。本发明结构简单，能够有效的实现一个信号从亚阈值电压到高电压的电平转换。
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公开(公告)号：CN104409095B
公开(公告)日：2017-07-28
申请号：CN201410742898.X
申请日：2014-12-09
Applicant: 复旦大学
IPC: G11C11/413
Abstract: 本发明属于集成电路存储器技术领域，具体为一种具有位交叉功能的8管存储子阵列结构。其单元结构包括一个由传统的单端8管存储单元组成的mx1子阵列、一对分别受全局列选位线WBL及其互补位线WBLB控制的PMOS电源共享管和一对分别受全局列选位线WBL及其互补位线WBLB控制的NMOS放电共享管。本发明还包括由n列的mx1子阵列组成的 8管存阵列，当阵列中某一个存储单元进行写操作时，其所在列的其中一条列选位线跳变为高电平，则由这条列选位线控制的PMOS电源共享管关断，而控制的NMOS放电共享管打开，数据通过局部位线和放电共享管形成的对地通路将数据写入8管存储单元。本发明既支持位交叉功能，又能消除半选择破坏。
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公开(公告)号：CN103915108A
公开(公告)日：2014-07-09
申请号：CN201410077924.1
申请日：2014-03-05
Applicant: 复旦大学
Abstract: 本发明属于集成电路技术领域，具体为一种多端口寄存器堆存储单元。本发明的存储单元由8个NMOS管和2个PMOS管构成，其中，4个NMOS管和2个PMOS管构成耦合反相器，用于存储数据，另外4个NMOS管为读写晶体管，其布局布线方式为：对应于所述寄存器堆存储单元的具有N阱，多晶硅层，有源区层，CT和M1的版图；该寄存器堆单元具有上下对称和左右对称的结构；耦合反相器的6个晶体管采用2条多晶硅栅，极大地减小了由于制造偏差引起的晶体管的不对称，增加了噪声容限；两个PMOS管共用漏端有源区，四个NMOS管和四个写晶体管共用源端有源区，减小了通孔数目，极大地缩小了单元的面积。
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公开(公告)号：CN102136297A
公开(公告)日：2011-07-27
申请号：CN201110083525.2
申请日：2011-04-02
Applicant: 复旦大学
IPC: G11C19/28
Abstract: 本发明属于集成电路存储单元设计技术领域，具体为一种用于寄存器文件的可控制位线摆幅的存储单元。该存储单元包括：耦合在电源和地之间的交叉耦合的2个反相器，以及2个写晶体管，2个读晶体管，2个读隔离管，2个模式控制晶体管。当mod信号为电源电压时，伪地线电压接近电源地，当mod信号为电源地时，伪地线电压为某一中间点电压。本发明能够限制读位线的摆幅，降低寄存器文件的功耗；在某些特殊情况下，需要位线全摆幅以适应要求，本发明提供的控制单元，可以方便的实现位线的全摆幅与低摆幅之间的转换。
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Patent Agency Ranking
公开(公告)号：CN112634956B
公开(公告)日：2023-08-01
申请号：CN202110106525.3
申请日：2021-01-27
Applicant: 复旦大学
IPC: G11C11/41
Abstract: 本发明属于集成电路技术领域，具体为一种抗多节点翻转的SRAM存储单元。本发明SRAM存储单元，由两个p‑MOS堆叠结构，两个n‑MOS堆叠结构，两个p‑MOS，两个n‑MOS和两个选通管组成。该存储单元利用堆叠结构形成非敏感冗余存储节点，当其他敏感节点因单粒子效应产生逻辑翻转的时候，非敏感冗余节点不会发生存储信息翻转，从而保证单元存储信息不变。本发明结构简单，能够有效地阻止多节点翻转引发单元存储状态翻转，可以有效应用于辐射环境中的片上系统。
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公开(公告)号：CN115967393A
公开(公告)日：2023-04-14
申请号：CN202211724922.8
申请日：2022-12-30
Applicant: 复旦大学
IPC: H03K19/003 , H03K19/00
Abstract: 本发明属于半导体和集成电路技术领域，具体为一种可容忍三节点翻转的锁存器；本发明分别通过两个钟控双输入反相模块和一个钟控输入分离反相器来屏蔽存储模块中产生的多节点翻转，从而达到容忍多节点翻转的目的，可针对性应用于对可靠性要求较高的各个应用领域。本发明相对于现有技术的有益效果在于：通过两个钟控双输入反相模块构建高可靠性数据存储反馈环并且保证在锁存时期只有一个反馈环工作，不但能够实现对三个节点翻转的有效容忍，而且能够实现对双节点翻转和单节点翻转的有效容忍。功耗和面积开销较低。通过使用时钟门控技术减少电流竞争，降低功耗开销；使用较少数目的晶体管进行构建，降低面积开销。
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公开(公告)号：CN114465586A
公开(公告)日：2022-05-10
申请号：CN202210051737.0
申请日：2022-01-18
Applicant: 复旦大学
IPC: H03F3/45
Abstract: 本发明属于半导体和集成电路技术领域，具体为一种具有稳定共模输出电压的可综合动态放大器。本发明的可综合动态放大器包括输入级、共模检测级和输出级电路。动态放大器工作于三个相位：复位相位、放大相位和锁存相位。其中，放大相位分为采样阶段和放大阶段，采样阶段控制输出共模稳定，放大阶段放大差模电压，提高放大器增益。本发明动态放大器由数字标准单元构成，兼容自动化流程设计，缩短电路设计时间，便于工艺迁移。
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公开(公告)号：CN110324027B
公开(公告)日：2020-09-29
申请号：CN201910569946.2
申请日：2019-06-27
Applicant: 复旦大学
IPC: H03K5/24
Abstract: 本发明属于半导体和集成电路技术领域，具体为一种具有电平位移功能的比较器。本发明的比较器包括级联的一个比较模块和一个锁存模块。比较模块由两个交叉耦合的比较单元组成，每个比较单元包括一个上拉电路，一个下拉电路和一个反相器电路。根据输入信号共模电平的不同，选择不同的上拉电路和下拉电路，实现应用于低输入共模电压的比较器和应用于高输入共模电压的比较器，并可以将以上两种不同的比较器的比较模块并联实现应用于宽输入共模电压的比较器。本发明比较器可同时实现电平移位和电压比较，提高速度和性能；还可完全采用标准单元，而与自动化设计流程兼容。
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公开(公告)号：CN109150140B
公开(公告)日：2020-07-03
申请号：CN201810756437.6
申请日：2018-07-11
Applicant: 复旦大学
IPC: H03K5/133
Abstract: 本发明属于集成电路的延时器技术领域，具体为一种差值型相对延时调节器。本发明提供的差值型相对延时调节器，包括第一延时调节通道和第二延时调节通道；两个通道结构相同，均由输入相位控制器、传输延时调节器和输出相位控制器依次级联而成；在相同的延时调节码和逻辑值相反的一对相位控制位的控制下，这两个通道将相同的输入待延时信号经过各自的延时处理后产生一对输出延时信号。延时调节码对这两个输出延时信号跳变沿之间相对延时调节粒度的大小等于其对通道之中的传输延时调节器上升沿和下降沿的传输延时调节粒度之差的绝对值。本发明减小了相对延时的调节粒度，提高了相对延时的调节精度。
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