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公开(公告)号：CN1527228A
公开(公告)日：2004-09-08
申请号：CN03151194.5
申请日：2003-09-25
Applicant: 复旦大学
Abstract: 模型降阶技术是一类非常有效的提高电路模拟和验证速度的技术，以便对电路的设计方案及时加以改进。本发明建立了一种直接投影的非线性电路模型降阶方法。其特征在于采用直接投影和变分分析相结合的方法，利用控制理论中的变分分析得到的子系统构建子投影矩阵V1，V2，…，Vn，然后利用原系统与子系统之间的关系构建统一的投影矩阵V。用此统一的投影矩阵V实现对原非线性系统的一个近似非线性系统的直接投影。相对文献[1]中的分别对子系统进行降阶的方法，降阶的精度和降阶的效率都大大提高。
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公开(公告)号：CN114519314B
公开(公告)日：2025-04-29
申请号：CN202011312648.4
申请日：2020-11-20
Applicant: 复旦大学
IPC: G06F30/32
Abstract: 本发明属集成电路计算机辅助设计/电子设计自动化领域，具体涉及集成电路寄生参数提取方向中一种提高边界积分方程和随机混合法求解导体或介质平面边界面电荷密度的精度的方法。本方法以边界上待求点为球心构造一个半球体，与区域边界相交为一个平面圆盘，应用球面Green函数的第二类边界积分方程进行求解，将待求点处的面电荷密度转化为由半球面和平面圆盘构成的封闭曲面上的积分。本发明属一种局部性解法，可高精度计算局部边界上的面电荷密度，无需对互连线和介质边界表面进行离散；并具有随机法天然并行性的优势，易于实现大规模并行计算。
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公开(公告)号：CN119692280A
公开(公告)日：2025-03-25
申请号：CN202410308621.X
申请日：2024-03-18
Applicant: 复旦大学
IPC: G06F30/373 , G06N3/047 , G06N3/08
Abstract: 本发明属于集成电路技术领域，具体涉及一种基于贝叶斯神经网络的多环境角下的模拟电路良率优化方法。本发明使用贝叶斯神经网络(BNN)对多个环境角下的良率和标称性能进行同步建模，通过将BNN嵌入贝叶斯优化框架执行多环境角下的良率优化。本发明的BNN模型能更好地学习到不同环境角下的良率和性能之间的相关性，为良率及其不确定性提供了强大的建模能力，提高良率优化的效率。本发明与其他基线方法相比，在实现相同目标良率的情况下，可节省高达45.3％的电路仿真时间成本，在相同的电路仿真时间成本下，可得到更高良率的设计点，良率提高3.2％。
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公开(公告)号：CN118798106A
公开(公告)日：2024-10-18
申请号：CN202210114313.4
申请日：2022-01-30
Applicant: 复旦大学
IPC: G06F30/373 , G06F30/398
Abstract: 本发明属于集成电路可制造性设计技术领域。涉及集成电路可制造性设计中模拟电路成品率优化，具体涉及一种基于冻融贝叶斯优化技术的模拟电路成品率优化方法。本发明包括，提出在模拟电路成品率优化时，采用逐步提升候选最优设计点成品率分析精度的方法，利用冻融高斯过程回归模型对模拟电路成品率建模，预测渐进成品率。本方法中通过求解一个TT工艺角模拟电路性能优化问题，搜索刚好满足性能约束的设计点，并将这些点作为冻融贝叶斯优化热启动的初始点，可进一步提高成品率优化的收敛速度。经实验结果表明，本方法明显优于现有技术方法，能大幅减少模拟电路成品率优化所需仿真次数。
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公开(公告)号：CN115081381B
公开(公告)日：2024-10-15
申请号：CN202210707368.6
申请日：2022-06-21
Applicant: 上海伴芯科技有限公司 , 复旦大学
IPC: G06F30/392 , G06N3/0455 , G06N3/042 , G06N3/09
Abstract: 本发明提供了一种基于图神经网络的芯片布图规划方法、装置及存储介质，包括：生成具有最优模块布局的训练数据集；基于变分图自动编码器框架构建模块布局模型；用训练数据集训练模块布局模型，得到训练好的模块布局模型，使之学习到最优模块布局的关键特征；根据目标芯片的电路网表对目标芯片的电路进行电路划分，得到所有模块以及模块之间的互连信息；根据模块之间的互连信息，利用训练好的模块布局模型确定每个模块在目标芯片中的位置。本发明提供的布图规划方法相对传统的数学解析法或构造法具有更快的收敛速度和更强的线长优化能力。
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Patent Agency Ranking
公开(公告)号：CN116205180A
公开(公告)日：2023-06-02
申请号：CN202111450540.6
申请日：2021-11-30
Applicant: 复旦大学
IPC: G06F30/367 , G06F111/08
Abstract: 本发明属于集成电路设计自动化技术领域，具体涉及一种基于高斯过程回归模型的成品率估计方法。本发明通过高斯过程回归的方法，首先采样一定的初始采样点，并进行仿真，利用已有的蒙特卡洛分析数据对模型进行训练，在新的数据点，首先利用模型对仿真结果预测，利用预测的不确定性来确定是否可以直接利用预测值，或需要重新进行仿真，重新仿真的点积累到一定程度后，重新对模型进行训练，提升模型精度。经实践检测，结果表明，采样本发明的方式能有效的利用学习的方法降低采样点数目。
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公开(公告)号：CN107729589B
公开(公告)日：2022-01-18
申请号：CN201610668879.6
申请日：2016-08-14
Applicant: 复旦大学
IPC: G06F30/20
Abstract: 本发明属半导体可制造性设计领域，具体涉及考虑纳米工艺扰动下SRAM失效概率快速计算方法。本方法通过在参数空间内进行多起始点序列二次规划算法，搜索多个失效区域对应的最优偏移向量，构建重要性采样所需的偏移概率分布密度函数，并通过自适应建模技术加速重要性采样。本发明仿真精度高、仿真次数少，能达到快速计算的目的。本发明方法估计SRAM失效概率所需的SPICE仿真次数与参数空间维度大致呈线性关系，在高维参数空间中相较于现有技术具有较大优势。
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公开(公告)号：CN108614904B
公开(公告)日：2021-10-12
申请号：CN201611134836.6
申请日：2016-12-11
Applicant: 复旦大学
IPC: G06F30/33
Abstract: 本发明属于集成电路设计自动化领域，涉及一种基于仿真数据相关性的集成电路参数成品率快速分析方法及装置，本发明中首先获得电路的网表和各样本的工艺参数，然后通过部分电路仿真建立关于电路表现的相关性模型，再通过该相关性模型和已有的仿真数据，对剩余的电路仿真任务进行动态调度，当满足停止条件时根据仿真结果得到最终的参数成品率估计值。与传统方法相比，本发明可以明显减少获得准确参数成品率估计所需的电路仿真。
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公开(公告)号：CN107798150B
公开(公告)日：2021-07-23
申请号：CN201610783579.2
申请日：2016-08-31
Applicant: 复旦大学
IPC: G06F30/392
Abstract: 本发明属集成电路半导体制造技术领域，涉及化学机械抛光工艺哑元填充方法。本发明方法为一种统一的、不进行模型近似的哑元填充方法，应用序列二次规划方法对哑元填充问题进行直接求解，可获得高质量的哑元填充结果。本发明在具体实现中提出了一种在确定哑元位置前估算交叠面积的方法，用于提高优化效率。本方法能够在可以承受的运行时间下，对复杂的哑元填充目标作优化，得到质量较高的哑元填充方案，且能良好地通过并行计算进行加速，应用于解决大规模版图哑元填充问题。
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公开(公告)号：CN104978447B
公开(公告)日：2018-10-26
申请号：CN201410146475.1
申请日：2014-04-14
Applicant: 复旦大学
IPC: G06F17/50
Abstract: 本方法属于集成电路领域，涉及一种晶体管精确近似表格查找模型的建模和估值方法。通过建立非线性电路中晶体管的非均匀网格表格模型，借助简单的哈希映射和辅助的查找表实现仿真过程中待估点的快速查找及其对应物理参数的估值。该方法继承了基于树状模型近似方法自适应划分的优势，解决了当前基于树状结构的非均匀网格模型中单元查找速度慢的问题。通过在非均匀网格上进行三次Hermite样条插值保证表格模型计算的连续性和平滑性，克服了现有技术中导数不连续导致收敛困难的问题，该方法可显著加速仿真过程中晶体管模型计算过程，以可接受的内存需求有效缩短电路仿真中瞬态分析的时间并获得较高的精度。
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