公开(公告)号：CN106373997B

公开(公告)日：2020-05-22

申请号：CN201510953080.7

申请日：2015-12-17

Applicant: 台湾积体电路制造股份有限公司

Inventor： 梁春昇 ,  张世勋

IPC: H01L29/78 ,  H01L21/336

Abstract: 半导体制造的方法包括在衬底上方形成介电层。在介电层上形成伪栅极结构，伪栅极结构限定了伪栅极介电区域。蚀刻未包括在伪栅极介电区域中的部分介电层以形成介电回蚀刻区域。在部分介电回蚀刻区域上形成间隔件元件，间隔件元件邻接伪栅极结构并且限定了间隔件介电区域。伪栅极介电区域的高度大于间隔件介电区域的高度。在衬底中形成凹进部分，在凹进部分上方选择性地生长应变材料以形成邻近间隔件介电区域的应变凹进区域。去除伪栅极结构和伪栅极介电区域。形成栅电极层和栅极介电层。本发明的实施例还涉及半导体器件及其制造方法。

公开(公告)号：CN110828378A

公开(公告)日：2020-02-21

申请号：CN201910711478.8

申请日：2019-08-02

Applicant: 台湾积体电路制造股份有限公司

Inventor： 江欣哲 ,  梁春昇 ,  潘国华

IPC: H01L21/8238 ,  H01L27/092 ,  H01L29/06

Abstract: 一种半导体装置的形成方法包括提供自基板突出的鳍片。鳍片具有与第二外延层交替排列的第一外延层，第一外延层包括第一半导体材料，第二外延层包括与第一半导体材料不同的第二半导体材料。上述方法亦包括蚀刻位于鳍片的通道区域中的第二外延层的至少一者的侧壁，使得位于通道区域中的第二外延层的至少一者的宽度在蚀刻之后小于与第二外延层的至少一者接触的第一外延层的宽度。上述方法亦包括于鳍片之上形成栅极堆叠。栅极堆叠与第一外延层以及第二外延层接合。

公开(公告)号：CN110783182A

公开(公告)日：2020-02-11

申请号：CN201910298155.0

申请日：2019-04-15

Applicant: 台湾积体电路制造股份有限公司

Inventor： 戴铭家 ,  曾主元 ,  江欣哲 ,  黄渊圣 ,  梁春昇

IPC: H01L21/28 ,  H01L21/336

Abstract: 本发明涉及半导体装置的形成方法。本发明提供的方法施加保护层于栅极堆叠的一部分上，接着移除保护层。沉积保护层之后，将等离子体前驱物分离成多个组成。接着采用中性自由基移除保护层。在一些实施例中，移除步骤亦形成保护性的副产物，其有助于保护下方的层状物免于在蚀刻工艺中损伤。

公开(公告)号：CN106252231A

公开(公告)日：2016-12-21

申请号：CN201610004626.9

申请日：2016-01-05

Applicant: 台湾积体电路制造股份有限公司

Inventor： 陈逸仁 ,  廖家俊 ,  梁春昇 ,  张世勋 ,  卢仁祥

IPC: H01L21/336

Abstract: 制造半导体FinFET的方法包括在衬底上方形成鳍结构。鳍结构包括部分从隔离绝缘层暴露的上层。在部分鳍结构上方形成伪栅极结构。伪栅极结构包括伪栅电极层和伪栅极介电层。形成源极和漏极。去除伪栅电极以使由伪栅极介电层覆盖的上层暴露。去除鳍结构的上层以产生由伪栅极介电层形成的凹槽。部分上层保留在凹槽的底部处。在凹槽中形成沟道层。去除伪栅极介电层。在沟道层上方形成栅极结构。本发明的实施例还涉及包括鳍结构的半导体器件及其制造方法。

公开(公告)号：CN221102089U

公开(公告)日：2024-06-07

申请号：CN202322605840.8

申请日：2023-09-25

Applicant: 台湾积体电路制造股份有限公司

Inventor： 蔡明亨 ,  梁春昇 ,  张志豪 ,  林大钧

IPC: H01L27/088 ,  H01L21/8234 ,  H01L21/8238 ,  H01L27/092

Abstract: 本公开提供的半导体结构，包括沿着第一方向纵向延伸的第一基底部分以及第二基底部分；设置于第一基底部分上方的第一源极/漏极特征；设置于第二基底部分上方的第二源极/漏极特征；沿着垂直于第一方向的第二方向夹设于第一源极/漏极特征与第二源极/漏极特征之间的中央介电鳍片；以及设置于第一源极/漏极特征、第二源极/漏极特征以及中央介电鳍片上方的源极/漏极接点。源极/漏极接点的一部分，沿着第二方向在第一源极/漏极特征与第二源极/漏极特征之间延伸。