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公开(公告)号：CN113312876A
公开(公告)日：2021-08-27
申请号：CN202110550648.6
申请日：2021-05-17
Applicant: 北京大学
IPC: G06F30/398 , G06F30/392
Abstract: 本发明公布了一种集成电路设计中器件密度分布的计算方法，创建用于计算器件密度分布的高效算子，分别用于估计集成电路版图上各有限元网格所在位置的密度分布和各器件或网表所在位置的密度分布，通过前缀求和，延迟并同步计算所有矩形实例遍历矩形实例覆盖范围的部分，使得每个矩形实例的计算时间减少并保持接近，通过任务均衡的并行化策略实现计算加速。本发明方法提高了集成电路设计中器件密度分布的效率，避免了使用并行策略中不同器件、网表由于大小或覆盖范围不一导致的任务量分配不均衡，提高了使用并行化策略计算器件密度分布的可拓展性。
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公开(公告)号：CN118073279B
公开(公告)日：2025-04-22
申请号：CN202410178542.1
申请日：2024-02-09
Applicant: 北京大学
IPC: H10D84/03 , H10D84/83 , H01L23/528 , H01L23/48 , H05K1/18
Abstract: 本申请提供一种半导体结构的制备方法、半导体结构、器件及设备，该方法包括：在衬底上形成有源结构；基于正面有源结构，形成正面晶体管的正面器件层；在正面器件层上进行后道工艺处理，以形成正面互连层；第一正面互连层、第二正面互连层和第三正面互连层中的任意两个互连层电学连接；倒片并去除衬底；基于背面有源结构，形成背面晶体管的背面器件层；在背面器件层上进行后道工艺处理，以形成背面互连层；第一背面互连层、第二背面互连层和第三背面互连层中的任意两个互连层电学连接。通过本申请，可以提高半导体结构的空间利用率。
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公开(公告)号：CN119047411A
公开(公告)日：2024-11-29
申请号：CN202410898450.0
申请日：2024-07-05
Applicant: 无锡北京大学电子设计自动化研究院
IPC: G06F30/394 , G06F30/398
Abstract: 本发明提供了一种3‑bend模式布线方法，包括以下步骤：对求解区域进行预处理，获得线网对应的连续区间内的最小值；构建数据结构并求出其最小值；最后在数据结构上查询每个线网对应区间的最小值，并可进行并行查询。本发明提供的一种3‑bend模式布线方法，虽然增加总计算量，大大降低负载不均的影响，更加适合GPU等具有大量并行计算单元的计算设备，大大提高计算的效率，降低了计算所需要的时间。
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公开(公告)号：CN117131830A
公开(公告)日：2023-11-28
申请号：CN202311130078.0
申请日：2023-09-04
Applicant: 无锡北京大学电子设计自动化研究院
IPC: G06F30/392
Abstract: 本发明公开了一种基于Moreau Envelope近似线长模型的大规模解析布局方法，包括以下步骤：由布局器读取输入网表并获取任意线网的坐标并排序，取任意大于0的超参数t；对任意大于0的超参数t，使用注水法获得附加参数的值，并邻近算子；由附加参数的值通过邻近算子计算半周长线长在水平方向上的Moreau Envelope近似模型及该线长模型的梯度，联合任意可微的密度模型梯度来优化解析布局的目标函数，从而得到解析布局的结果。本发明的大规模解析布局方法，使用一种数值稳定性、凸性和近似误差上都表现优异的全局可微近似模型，可以被套用在各类基于非线性数值优化的解析布局方案中，具有更好的数值稳定性、全局凸性，同时在保证平滑的同时具有更好的近似性。
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公开(公告)号：CN113836846B
公开(公告)日：2023-10-17
申请号：CN202111070324.9
申请日：2021-09-13
Applicant: 北京大学
IPC: G06F30/327 , G06F30/3315
Abstract: 本发明公布了一种GPU加速计算的集成电路无悲观路径分析方法，包括步骤：电路结构扁平化，电路结构分层预处理，多GPU并行候选路径生成，全局候选路径合并。其中，多GPU并行候选路径生成包括步骤：多GPU任务分配，延迟分组初始化，并行延迟传播，并行渐进候选路径生成，并行局部候选路径预合并。本发明通过引入算法和数据结构的等价变换，在多个GPU上并行地完成无悲观时序分析中的密集计算，实现使用CPU完成多GPU之间的数据和控制调度工作。通过单CPU‑多GPU异构计算模型的协同配合，相比原有CPU算法可得到数十倍的性能提升，大幅降低无悲观路径分析的计算成本，可推广应用于芯片设计自动化技术领域。
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Patent Agency Ranking
公开(公告)号：CN113836844B
公开(公告)日：2023-09-22
申请号：CN202110993095.1
申请日：2021-08-27
Applicant: 北京大学
IPC: G06F30/327 , G06F30/33
Abstract: 本发明提供基于事件传播的动态时序分析方法，属于集成电路设计自动化领域。本发明提出的动态时序分析主要分为：输入节点上的事件生成，事件在内部节点上的传播，反向时序分析和路径报告。同时，本发明提出的方法支持分配给不同的CPU内核以实现多线程的加速。因此，本发明可以准确地计算时序信息，且通过内部的内存回收和多核并行机制使得其可以分析大规模电路的长周期时序分析。
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公开(公告)号：CN113312876B
公开(公告)日：2023-09-22
申请号：CN202110550648.6
申请日：2021-05-17
Applicant: 北京大学
IPC: G06F30/398 , G06F30/392
Abstract: 本发明公布了一种集成电路设计中器件密度分布的计算方法，创建用于计算器件密度分布的高效算子，分别用于估计集成电路版图上各有限元网格所在位置的密度分布和各器件或网表所在位置的密度分布，通过前缀求和，延迟并同步计算所有矩形实例遍历矩形实例覆盖范围的部分，使得每个矩形实例的计算时间减少并保持接近，通过任务均衡的并行化策略实现计算加速。本发明方法提高了集成电路设计中器件密度分布的效率，避免了使用并行策略中不同器件、网表由于大小或覆盖范围不一导致的任务量分配不均衡，提高了使用并行化策略计算器件密度分布的可拓展性。
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公开(公告)号：CN115496030B
公开(公告)日：2023-01-24
申请号：CN202211422995.1
申请日：2022-11-15
Applicant: 北京大学
IPC: G06F30/394 , G06F30/36
Abstract: 本发明公布了一种可处理电学和几何约束的模拟电路布线自动化方法及系统，对于模拟电路电学约束，使用斯坦纳树建模关键线网的布线拓扑，计算线网线段的布线线宽；对于模拟电路几何约束，使用优化的A星算法作为寻路算法寻找布线路径；系统包括：构建树状布线拓扑模块、线宽计算模块和寻路布线模块；根据模拟电路版图的电学约束、几何约束和模拟电路版图设计要求，使用寻路算法获取可行的模拟电路版图布线结果，由此实现可处理电学和几何约束的模拟电路自动化布线。本发明可实现高效的模拟电路自动布线，且自动布线完成的版图具有与人工布线结果接近的电路性能。
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公开(公告)号：CN115496030A
公开(公告)日：2022-12-20
申请号：CN202211422995.1
申请日：2022-11-15
Applicant: 北京大学
IPC: G06F30/394 , G06F30/36
Abstract: 本发明公布了一种可处理电学和几何约束的模拟电路布线自动化方法及系统，对于模拟电路电学约束，使用斯坦纳树建模关键线网的布线拓扑，计算线网线段的布线线宽；对于模拟电路几何约束，使用优化的A星算法作为寻路算法寻找布线路径；系统包括：构建树状布线拓扑模块、线宽计算模块和寻路布线模块；根据模拟电路版图的电学约束、几何约束和模拟电路版图设计要求，使用寻路算法获取可行的模拟电路版图布线结果，由此实现可处理电学和几何约束的模拟电路自动化布线。本发明可实现高效的模拟电路自动布线，且自动布线完成的版图具有与人工布线结果接近的电路性能。
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公开(公告)号：CN114330190B
公开(公告)日：2022-05-20
申请号：CN202210205894.2
申请日：2022-03-04
Applicant: 北京大学
IPC: G06F30/347 , G06F30/343
Abstract: 本发明公布了一种基于多电场模型的时钟驱动FPGA芯片全局布局方法，分别对多种不同器件类型的密度分布建立电场模型；输入逻辑综合后得到的电路网表和FPGA芯片的布局限制，使得在全局布局阶段生成有利于合法化阶段满足时钟路由限制的布局结果；将带约束非凸优化模型转化为无约束非凸优化模型；采用嵌套优化框架方法统一对约束求解，即实现基于多电场模型的时钟驱动FPGA芯片全局布局。本发明方法还采用适合GPU进行并行运算的算法结构，能够充分利用GPU进行加速计算，从而在全局布局阶段高效地获得较好的满足时钟路由限制的布局结果，提升FPGA芯片全局布局的质量和效果。
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