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公开(公告)号：CN110096091B
公开(公告)日：2021-09-21
申请号：CN201910499414.6
申请日：2019-06-11
Applicant: 上海复旦微电子集团股份有限公司
IPC: G05F1/575
Abstract: 一种耐压亚阈值CMOS基准源电路，包含启动电路，主体电路和升压电路，启动电路用于保证主体电路的正常开启，所述的主体电路用于产生基准电压vbg，升压电路用于将基准电压vbg升高到基准参考电压vref。通过在电源电压vdd和基准电压vbg之间增加多层晶体管，提高了亚阈值CMOS基准源的耐压性，同时提高了亚阈值CMOS基准源的精度及电源电压抑制比。
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公开(公告)号：CN109635466A
公开(公告)日：2019-04-16
申请号：CN201811548816.2
申请日：2018-12-18
Applicant: 上海复旦微电子集团股份有限公司
IPC: G06F17/50
CPC classification number: G06F17/5036 , G06F17/5045
Abstract: 本发明公开了一种用于可配置芯片的功能仿真方法及系统，该仿真方法包含：配置一位流文件；读取并解析位流文件，并根据位流与sram对应关系，对每个sram单元赋值；对芯片的信号端口赋值。本发明在进行功能仿真时直接操作SRAM值以取代烦琐的正常配置流程，不但节省了重复编译的时间，在实际仿真中也节省配置所需要的时间，可以明显提高仿真效率。
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公开(公告)号：CN119582812A
公开(公告)日：2025-03-07
申请号：CN202311142541.3
申请日：2023-09-05
Applicant: 上海复旦微电子集团股份有限公司
Abstract: 本发明公开了一种数字延时链控制电路及方法，该电路包括：时钟生成模块，用于提供多个时钟信号；控制模块，用于在工作延时链开始工作前对其进行校准，在校准阶段根据时钟生成模块提供的多个时钟信号，通过基准模块测量获取基于参考延时链的第一校准参数，并通过工作模块测量获取工作延时链的精度参数，根据第一校准参数和工作延时链的精度参数确定基于工作延时链的第二校准参数；还用于在工作延时链开始工作后，将第二校准参数作为工作延时链的延时参数；工作模块，用于在工作延时链工作阶段，输入工作信号并根据延时参数对工作信号进行延时，输出延时工作信号。本发明方案可以降低对硬件电路的要求，并保证工作延时链的精度。
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公开(公告)号：CN119276313A
公开(公告)日：2025-01-07
申请号：CN202310814631.6
申请日：2023-07-04
Applicant: 上海复旦微电子集团股份有限公司
Abstract: 本发明公开了一种FPGA接口逻辑资源复用结构、相控阵天线波束形成系统，该FPGA接口逻辑资源复用结构包括：发送端模块、以及接收端模块；所述发送端模块，用于先向所述接收端模块发送校验序列，对接收端进行校准，在校准完成后向所述接收端模块发送用户数据；所述校准序列和所述用户数据为多位宽数据，并且被转换为高速串行数据输出；所述接收端模块，用于接收所述校准序列和所述高速串行数据，根据所述校准序列进行校准，并在校准完成后，将所述高速串行数据转换为低速并行数据输出。利用本发明方案，可以灵活、高效地实现接口逻辑资源复用。
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公开(公告)号：CN114519320B
公开(公告)日：2024-11-19
申请号：CN202011296188.0
申请日：2020-11-18
Applicant: 上海复旦微电子集团股份有限公司
IPC: G06F30/34
Abstract: 本发明的实施例提供一种查找表电路及其配置方法。该查找表电路包括二个第一地址输入端口、第二至第n+1地址输入端口、进位输入端口、进位输出端口、第一输出端口和第二输出端口、六个多路选择器、二个n输入查找表和二个加法器等。通过分别控制多路选择器的输出，该查找表电路可以选择性地应用为二个n输入查找表、一个n+1输入查找表、二位宽的算术进位逻辑模块以及一位宽的算术进位逻辑模块中的一者。
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Patent Agency Ranking
公开(公告)号：CN118868860A
公开(公告)日：2024-10-29
申请号：CN202310472003.4
申请日：2023-04-26
Applicant: 上海复旦微电子集团股份有限公司
Abstract: 本发明公开了一种高速FIR滤波器，该FIR滤波器包括：FIR滤波器组、输出控制模块；所述FIR滤波器组包括一个或多个双通道子滤波器；所述双通道子滤波器，用于将低速输入数据转换到高时钟频率上进行滤波运算，将运算得到的高速滤波数据转换为低速滤波数据；所述输出控制模块，用于将所述FIR滤波器组输出的低速滤波数据转换为标准总线格式输出。利用本发明方案，可以提高FIR滤波器的时钟频率，降低资源开销。
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公开(公告)号：CN118826698A
公开(公告)日：2024-10-22
申请号：CN202310425145.5
申请日：2023-04-19
Applicant: 上海复旦微电子集团股份有限公司
Abstract: 本发明公开了一种占空比检测方法及电路、时钟校正装置、芯片，该占空比检测方法包括：将并行采样数据分为两路数据；将所述两路数据分别与设定门限进行比较，得到比较结果；根据两路比较结果生成用于对时钟信号进行校正的相位控制信号和占空比控制信号。利用本发明方案，可以提高占空比检测结果的准确性，进而为高速SerDes提高精准时钟信号，并减小电路面积及功耗。
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公开(公告)号：CN118800295A
公开(公告)日：2024-10-18
申请号：CN202310390626.7
申请日：2023-04-12
Applicant: 上海复旦微电子集团股份有限公司
IPC: G11C11/419 , G11C16/30
Abstract: 本发明公开了一种低功耗FIFO存储器、控制装置及方法、芯片，该低功耗FIFO存储器包括：多个容量相同的SRAM阵列、与各SRAM阵列一一对应的电源管理模块；所述电源管理模块，用于根据外部电源管理控制信号，控制对应的SRAM阵列及其地址译码和读写通路上电或断电。利用本发明方案，可以有效降低FIFO存储器的静态功耗。
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公开(公告)号：CN118672822A
公开(公告)日：2024-09-20
申请号：CN202310261658.7
申请日：2023-03-17
Applicant: 上海复旦微电子集团股份有限公司
Abstract: 一种FPGA抗软错误的方法及装置，该方法包括：在FPGA加载完成后，回读FPGA的加载数据；对所述加载数据进行回读校验，所述回读校验包括ECC校验和CRC校验；在回读校验过程中，对于检测到的多比特错误，通过触发重新加载事件进行纠错。利用本发明方案，可以有效地实现对FPGA软错误的检测和纠错。
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公开(公告)号：CN111812490B
公开(公告)日：2023-04-28
申请号：CN201910292343.2
申请日：2019-04-12
Applicant: 上海复旦微电子集团股份有限公司
IPC: G01R31/317 , G01R31/3185 , G01R31/3187
Abstract: 一种测试FPGA芯片中信号传输延时的方法，通过可编程互联线将至少一个CLB模块和至少一个I/O模块连接成环形振荡器，环形振荡器中的CLB模块的数量为奇数，CLB模块中的LUT模块配置为非门电路。本发明直接利用FPGA芯片自带的逻辑资源和互联资源进行信号传输延时测试，免去了额外的电路开销，节省了电路面积，测试方法非常灵活且准确，可以支持各个位置的测试和各种晶体管类型的测试。
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