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公开(公告)号：CN110896073B
公开(公告)日：2024-02-13
申请号：CN201910644431.4
申请日：2019-07-17
Applicant: 三星电子株式会社
IPC: H01L27/088 , H01L21/8234
Abstract: 一种集成电路器件包括在基层上的栅极堆叠结构以及在栅极堆叠结构的相反侧壁上且在基层上的栅极间隔物结构，栅极堆叠结构具有栅极绝缘层和在栅极绝缘层上的栅极结构，栅极绝缘层具有在基层上并具有第一相对电容率的第一电介质层，栅极间隔物结构包括位于基层上的掩埋在位于栅极间隔物结构的下部处的栅极绝缘层的凹陷孔中的掩埋电介质层，掩埋电介质层包括与第一电介质层相同的材料。
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公开(公告)号：CN109698133B
公开(公告)日：2024-02-06
申请号：CN201811205075.8
申请日：2018-10-16
Applicant: 三星电子株式会社
IPC: H01L21/48 , H01L23/498
Abstract: 提供了一种包括钝化间隔物的半导体器件及其制造方法。制造半导体器件的方法包括提供衬底以及在所述衬底上形成层间绝缘层。所述方法包括在所述层间绝缘层中形成初步通孔。所述方法包括在所述初步通孔的内侧表面上形成钝化间隔物。所述方法包括使用所述钝化间隔物作为蚀刻掩模来形成通孔。所述方法包括在所述通孔中形成导电通路。所述钝化间隔物包括与包含在所述层间绝缘层中的绝缘材料不同的绝缘材料。
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公开(公告)号：CN108987406B
公开(公告)日：2023-09-26
申请号：CN201810494130.3
申请日：2018-05-22
Applicant: 三星电子株式会社
IPC: H10B12/00
Abstract: 本发明提供一种集成电路器件和制造该集成电路器件的方法，其中该集成电路器件包括具有沿平行于衬底的上表面的方向彼此分开的第一区域和第二区域的衬底。界面器件隔离层填充在第一区域与第二区域之间的界面区域中的界面沟槽，并且限定位于第一区域中的第一有源区的一部分和位于第二区域中的第二有源区的一部分。绝缘图案从第一区域延伸到界面器件隔离层的上部分。绝缘图案覆盖界面器件隔离层的至少一部分和第一有源区。绝缘图案在界面器件隔离层的上表面上限定底切区域。掩埋图案实质上填充底切区域。
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公开(公告)号：CN108231691B
公开(公告)日：2022-11-08
申请号：CN201711392771.X
申请日：2017-12-21
Applicant: 三星电子株式会社
IPC: H01L21/8242
Abstract: 一种制造半导体器件的方法包括：在第一区域与第二区域之间的衬底上形成器件隔离膜；形成第一密封膜和第二密封膜，使得第二密封膜的蚀刻选择性小于第一密封膜的蚀刻选择性；图案化第一密封膜和第二密封膜以暴露器件隔离膜的一部分和第二区域，使得底切被限定在第二密封膜的下表面下方；形成填充底切的填充膜，填充膜的厚度在第二密封膜的侧表面上比在其上表面上更厚；去除填充膜的一部分以在底切中形成填充间隔物；在填充间隔物上形成高k电介质膜和金属膜，并且图案化高k电介质膜和金属膜。
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公开(公告)号：CN114975448A
公开(公告)日：2022-08-30
申请号：CN202210612427.1
申请日：2018-02-07
Applicant: 三星电子株式会社
IPC: H01L27/108 , H01L21/8242 , H01L21/768 , H01L21/8238 , H01L23/535 , H01L27/092 , H01L27/11 , H01L29/10 , C01G23/053
Abstract: 本发明提供一种半导体装置。所述半导体装置包括：衬底，包括单元区、核心区及位于单元区与核心区之间的边界区；边界元件隔离层，位于衬底的边界区中以将单元区与核心区隔开；高介电常数介电层，位于边界元件隔离层的至少一部分及衬底的核心区上；第一逸出功金属图案，包括与边界元件隔离层交叠的第一延伸部，第一逸出功金属图案位于高介电常数介电层上；以及第二逸出功金属图案，包括与边界元件隔离层交叠的第二延伸部，第二逸出功金属图案位于第一逸出功金属图案上，其中第一延伸部在从核心区朝单元区的方向上延伸的第一长度与第二延伸部在从核心区朝单元区的方向上延伸的第二长度不同。
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Patent Agency Ranking
公开(公告)号：CN107887364B
公开(公告)日：2021-11-23
申请号：CN201710858966.2
申请日：2017-09-21
Applicant: 三星电子株式会社
IPC: H01L23/544 , H01L21/768
Abstract: 提供一种具有对准键的半导体装置及其制造方法。对准键在基底上，该对准键包括：第一子对准键图案，具有顺序地堆叠在基底上的第一导电图案、第二导电图案和覆盖介电图案；对准键沟槽，穿过第一子对准键图案的至少一部分；以及下导电图案，在对准键沟槽中。对准键沟槽包括：上沟槽，设置在覆盖介电图案中且具有第一宽度；以及下沟槽，从上沟槽向下延伸且具有比第一宽度小的第二宽度。下导电图案包括分别设置在下沟槽的相对侧壁上的侧壁导电图案。
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公开(公告)号：CN110491855A
公开(公告)日：2019-11-22
申请号：CN201811583019.8
申请日：2018-12-24
Applicant: 三星电子株式会社
IPC: H01L23/498 , H01L29/423 , H01L27/108
Abstract: 一种集成电路装置包括：衬底，其具有包括第一有源区的单元阵列区域和包括第二有源区的外围电路区域；直接接触件，其连接至单元阵列区域中的第一有源区；位线结构，其连接至单元阵列区域中的直接接触件；以及外围电路区域中的第二有源区上的外围电路栅极结构，其中，外围电路栅极结构包括各自掺杂有彼此掺杂浓度不同的载流子杂质的两个掺杂的半导体层。
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公开(公告)号：CN108400130A
公开(公告)日：2018-08-14
申请号：CN201810127428.0
申请日：2018-02-07
Applicant: 三星电子株式会社
IPC: H01L23/535
CPC classification number: H01L27/1104 , H01L21/823807 , H01L27/092 , H01L27/10852 , H01L27/10867 , H01L27/10885 , H01L27/10888 , H01L27/10894 , H01L29/1029 , H01L23/535
Abstract: 本发明提供一种半导体装置。所述半导体装置包括：衬底，包括单元区、核心区及位于单元区与核心区之间的边界区；边界元件隔离层，位于衬底的边界区中以将单元区与核心区隔开；高介电常数介电层，位于边界元件隔离层的至少一部分及衬底的核心区上；第一逸出功金属图案，包括与边界元件隔离层交叠的第一延伸部，第一逸出功金属图案位于高介电常数介电层上；以及第二逸出功金属图案，包括与边界元件隔离层交叠的第二延伸部，第二逸出功金属图案位于第一逸出功金属图案上，其中第一延伸部在从核心区朝单元区的方向上延伸的第一长度与第二延伸部在从核心区朝单元区的方向上延伸的第二长度不同。
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公开(公告)号：CN108010882A
公开(公告)日：2018-05-08
申请号：CN201711021196.2
申请日：2017-10-27
Applicant: 三星电子株式会社
IPC: H01L21/8238 , H01L27/092
CPC classification number: H01L27/10897 , H01L27/10814 , H01L27/10823 , H01L27/10852 , H01L27/10876 , H01L27/10885 , H01L27/10888 , H01L27/10894
Abstract: 提供了制造存储器件的方法。该方法可以包括形成掩模图案，该掩模图案包括彼此平行并在基板的第一区域上延伸的多个线形部分。掩模图案可以在基板的第二区域上延伸。该方法还可以包括利用掩模图案作为掩模在第一区域中形成多个字线区域、分别在该多个字线区域中形成多条字线、以及从第二区域去除掩模图案以暴露第二区域。在从第二区域去除掩模图案之后掩模图案可以保留在第一区域上。该方法还可以包括在第二区域上形成沟道外延层，同时利用掩模图案作为沟道外延层在第一区域上生长的阻挡物。
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公开(公告)号：CN106997849A
公开(公告)日：2017-08-01
申请号：CN201710017494.8
申请日：2017-01-11
Applicant: 三星电子株式会社
IPC: H01L21/308
CPC classification number: H01L21/0337 , H01L27/11531 , H01L27/11575 , H01L21/308
Abstract: 本发明提供了一种制造半导体装置的方法。所述方法可包括以下步骤：蚀刻外围区上的本体图案以形成图案并且随后在单元区和外围区二者上形成层。所述方法可包括：形成从单元区延伸至外围区上的线图案；以及随后在单元区和外围区二者上形成层。
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