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公开(公告)号：CN109768014B
公开(公告)日：2023-10-17
申请号：CN201811324290.X
申请日：2018-11-08
Applicant: 三星电子株式会社
IPC: H10B12/00
Abstract: 提供了一种存储器件及其制造方法。所述存储器件包括：位于由衬底上的器件隔离层限定的有源区域上的单元晶体管，使得每个单元晶体管具有掩埋单元栅极和与所述衬底邻近并相对于所述掩埋单元栅极至少部分位于所述衬底远侧的结部分；所述衬底上的绝缘图案，覆盖所述单元晶体管和所述器件隔离层；以及位于所述绝缘图案上并连接到所述结部分的位线结构。所述位线结构包括：位于所述图案上并具有热氧化物图案的缓冲图案、位于所述缓冲图案上的导线以及从所述导线穿过所述缓冲图案和所述绝缘图案延伸到所述结部分的接触。
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公开(公告)号：CN108155147B
公开(公告)日：2023-04-18
申请号：CN201711224331.3
申请日：2017-11-29
Applicant: 三星电子株式会社
IPC: H01L21/768 , H01L23/528
Abstract: 本公开提供了半导体存储器件及其制造方法。一种制造半导体存储器件的方法可以包括：提供包括单元阵列区域和外围电路区域的衬底；形成覆盖单元阵列区域并暴露外围电路区域的至少一部分的掩模图案；在由掩模图案暴露的外围电路区域上生长半导体层，使得半导体层具有与衬底不同的晶格常数；形成覆盖单元阵列区域并暴露半导体层的缓冲层；形成覆盖缓冲层和半导体层的导电层；以及图案化导电层以在单元阵列区域上形成导电线以及在外围电路区域上形成栅电极。
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公开(公告)号：CN109768014A
公开(公告)日：2019-05-17
申请号：CN201811324290.X
申请日：2018-11-08
Applicant: 三星电子株式会社
IPC: H01L21/8242 , H01L27/108
CPC classification number: H01L27/10823 , H01L21/76895 , H01L23/535 , H01L27/10814 , H01L27/10852 , H01L27/10876 , H01L27/10885 , H01L27/10888
Abstract: 提供了一种存储器件及其制造方法。所述存储器件包括：位于由衬底上的器件隔离层限定的有源区域上的单元晶体管，使得每个单元晶体管具有掩埋单元栅极和与所述衬底邻近并相对于所述掩埋单元栅极至少部分位于所述衬底远侧的结部分；所述衬底上的绝缘图案，覆盖所述单元晶体管和所述器件隔离层；以及位于所述绝缘图案上并连接到所述结部分的位线结构。所述位线结构包括：位于所述图案上并具有热氧化物图案的缓冲图案、位于所述缓冲图案上的导线以及从所述导线穿过所述缓冲图案和所述绝缘图案延伸到所述结部分的接触。
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公开(公告)号：CN108400130B
公开(公告)日：2022-07-12
申请号：CN201810127428.0
申请日：2018-02-07
Applicant: 三星电子株式会社
IPC: H01L23/535
Abstract: 本发明提供一种半导体装置。所述半导体装置包括：衬底，包括单元区、核心区及位于单元区与核心区之间的边界区；边界元件隔离层，位于衬底的边界区中以将单元区与核心区隔开；高介电常数介电层，位于边界元件隔离层的至少一部分及衬底的核心区上；第一逸出功金属图案，包括与边界元件隔离层交叠的第一延伸部，第一逸出功金属图案位于高介电常数介电层上；以及第二逸出功金属图案，包括与边界元件隔离层交叠的第二延伸部，第二逸出功金属图案位于第一逸出功金属图案上，其中第一延伸部在从核心区朝单元区的方向上延伸的第一长度与第二延伸部在从核心区朝单元区的方向上延伸的第二长度不同。
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公开(公告)号：CN108206156A
公开(公告)日：2018-06-26
申请号：CN201711372376.5
申请日：2017-12-19
Applicant: 三星电子株式会社
IPC: H01L21/762 , H01L21/8238 , H01L27/092
CPC classification number: H01L29/0649 , H01L21/0206 , H01L21/30604 , H01L21/76224 , H01L21/823878 , H01L27/092 , H01L29/4236 , H01L21/76232
Abstract: 可以提供一种半导体器件，其包括具有第一沟槽的衬底、在第一沟槽的内侧面上的第一绝缘衬垫、以及在第一子沟槽的内侧面上的第二绝缘衬垫，第一子沟槽由第一沟槽中的第一绝缘衬垫限定，在垂直于衬底的顶表面的方向上邻接第一子沟槽的内侧面的第二绝缘衬垫的顶部水平不同于第一沟槽外部的衬底的顶表面。
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Patent Agency Ranking
公开(公告)号：CN108155173A
公开(公告)日：2018-06-12
申请号：CN201711261582.9
申请日：2017-12-04
Applicant: 三星电子株式会社
IPC: H01L23/50 , H01L27/088
CPC classification number: H01L23/5226 , H01L21/76802 , H01L27/10814 , H01L27/10888 , H01L27/10894 , H01L27/11568 , H01L27/0886 , H01L23/50
Abstract: 一种半导体器件包括基板，该基板包括包含单元有源区域的单元阵列区域。绝缘图案在基板上。绝缘图案包括暴露单元有源区域并且延伸到单元有源区域中的直接接触孔。直接接触导电图案在直接接触孔中并且连接到单元有源区域。位线在绝缘图案上。位线连接到直接接触导电图案并且在垂直于绝缘图案的上表面的方向上延伸。绝缘图案包括包含非金属基电介质材料的第一绝缘图案和在第一绝缘图案上的第二绝缘图案。第二绝缘图案包括具有比第一绝缘图案的介电常数高的介电常数的金属基电介质材料。
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公开(公告)号：CN108155173B
公开(公告)日：2022-10-14
申请号：CN201711261582.9
申请日：2017-12-04
Applicant: 三星电子株式会社
IPC: H01L23/50 , H01L27/088
Abstract: 一种半导体器件包括基板，该基板包括包含单元有源区域的单元阵列区域。绝缘图案在基板上。绝缘图案包括暴露单元有源区域并且延伸到单元有源区域中的直接接触孔。直接接触导电图案在直接接触孔中并且连接到单元有源区域。位线在绝缘图案上。位线连接到直接接触导电图案并且在垂直于绝缘图案的上表面的方向上延伸。绝缘图案包括包含非金属基电介质材料的第一绝缘图案和在第一绝缘图案上的第二绝缘图案。第二绝缘图案包括具有比第一绝缘图案的介电常数高的介电常数的金属基电介质材料。
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公开(公告)号：CN106972017B
公开(公告)日：2021-12-14
申请号：CN201710006922.7
申请日：2017-01-05
Applicant: 三星电子株式会社
IPC: H01L27/108
Abstract: 本公开提供了半导体器件。一种半导体器件包括：基板，包括间隔开的有源区以及使有源区彼此隔离的器件隔离区；和柱阵列图案，包括交叠有源区的多个柱图案，该多个柱图案在第一方向上和在交叉第一方向的第二方向上以相等的距离彼此间隔开，其中该多个柱图案包括在第一方向上和在第二方向上交替地设置的第一柱图案和第二柱图案，第一柱图案的水平横截面的形状不同于第二柱图案的水平横截面的形状。
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公开(公告)号：CN108231691A
公开(公告)日：2018-06-29
申请号：CN201711392771.X
申请日：2017-12-21
Applicant: 三星电子株式会社
IPC: H01L21/8242
CPC classification number: H01L27/10823 , H01L21/762 , H01L21/76834 , H01L21/823462 , H01L21/823468 , H01L27/1248 , H01L29/432 , H01L29/6656 , H01L29/6659 , H01L29/7869 , H01L27/10844
Abstract: 一种制造半导体器件的方法包括：在第一区域与第二区域之间的衬底上形成器件隔离膜；形成第一密封膜和第二密封膜，使得第二密封膜的蚀刻选择性小于第一密封膜的蚀刻选择性；图案化第一密封膜和第二密封膜以暴露器件隔离膜的一部分和第二区域，使得底切被限定在第二密封膜的下表面下方；形成填充底切的填充膜，填充膜的厚度在第二密封膜的侧表面上比在其上表面上更厚；去除填充膜的一部分以在底切中形成填充间隔物；在填充间隔物上形成高k电介质膜和金属膜，并且图案化高k电介质膜和金属膜。
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公开(公告)号：CN108155147A
公开(公告)日：2018-06-12
申请号：CN201711224331.3
申请日：2017-11-29
Applicant: 三星电子株式会社
IPC: H01L21/768 , H01L23/528
CPC classification number: H01L27/2436 , H01L27/10823 , H01L27/10844 , H01L27/10876 , H01L27/10897 , H01L27/228 , H01L21/76838 , H01L23/528
Abstract: 本公开提供了半导体存储器件及其制造方法。一种制造半导体存储器件的方法可以包括：提供包括单元阵列区域和外围电路区域的衬底；形成覆盖单元阵列区域并暴露外围电路区域的至少一部分的掩模图案；在由掩模图案暴露的外围电路区域上生长半导体层，使得半导体层具有与衬底不同的晶格常数；形成覆盖单元阵列区域并暴露半导体层的缓冲层；形成覆盖缓冲层和半导体层的导电层；以及图案化导电层以在单元阵列区域上形成导电线以及在外围电路区域上形成栅电极。
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