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公开(公告)号：CN109962066A
公开(公告)日：2019-07-02
申请号：CN201811276469.2
申请日：2018-10-30
Applicant: 三星电子株式会社
IPC: H01L27/02 , H01L23/528 , H03K19/0185
Abstract: 提供了一种集成电路。所述集成电路可包括第一有源区和第二有源区，第一有源区和第二有源区可彼此平行地沿第一水平方向在基底上延伸并且具有彼此不同的导电类型。第一栅极线可在与第一水平方向交叉的第二水平方向上延伸，并且可与第一有源区形成第一晶体管。第一晶体管可包括施加有第一输入信号的栅极。第一栅极线可包括在垂直方向上与第一有源区叠置的并且具有位于第一有源区与第二有源区之间的区域上的端部的第一部分栅极线。
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公开(公告)号：CN109509492A
公开(公告)日：2019-03-22
申请号：CN201811072217.8
申请日：2018-09-14
Applicant: 三星电子株式会社
IPC: G11C11/16
CPC classification number: G11C13/004 , G11C11/1655 , G11C11/1657 , G11C11/1659 , G11C11/1673 , G11C11/5607 , G11C2013/0054 , G11C11/1697
Abstract: 本发明提供一种控制电阻式存储器中的参考单元以识别存储在多个存储单元中的值的方法。所述方法包含：将第一值写入至多个存储单元；向参考单元提供单调递增或单调递减的参考电流。所述方法包含：在将参考电流中的每一个提供给参考单元时读取多个存储单元，以及基于读取的结果的集合来确定读取参考电流。也提供一种包含参考单元的电阻式存储器装置。
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公开(公告)号：CN108695315A
公开(公告)日：2018-10-23
申请号：CN201810319727.4
申请日：2018-04-11
Applicant: 三星电子株式会社
IPC: H01L27/02
CPC classification number: H01L23/5286 , G06F17/505 , G06F17/5072 , G06F17/5077 , H01L21/823475 , H01L23/5226 , H01L23/5283 , H01L27/0207 , H01L27/088 , H01L27/092 , H01L27/11807 , H01L2027/11881
Abstract: 提供了标准单元及包括其的集成电路。该集成电路包括：电源轨，包括在垂直方向上彼此间隔开的第一导电线和第二导电线，其中第一导电线和第二导电线在第一水平方向上彼此平行地延伸，并彼此电连接以向第一标准单元供应电力，其中第一导电线和第二导电线设置在第一标准单元的边界处；以及第三导电线，在第一导电线与第二导电线之间，并在与第一水平方向正交的第二水平方向上延伸，以传送第一标准单元的输入信号或输出信号。
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公开(公告)号：CN108695314A
公开(公告)日：2018-10-23
申请号：CN201810305468.X
申请日：2018-04-08
Applicant: 三星电子株式会社
IPC: H01L27/02
CPC classification number: H01L27/11807 , H01L27/0207 , H01L2027/11861 , H01L2027/11864 , H01L2027/11875 , H01L2027/11881 , H01L2027/11885 , H01L27/0203
Abstract: 本公开提供了集成电路及其制造方法以及集成电路的导电层。一种集成电路包括：在第一导电层中的第一导电图案；第二导电图案，在第一导电层之上的第二导电层中；以及通路，与第一导电图案和第二导电图案电连接以允许从第一导电图案流动到第二导电图案的第一电流和从第二导电图案流动到第一导电图案的第二电流在不同的时间经过。通路布置在第一导电图案上使得在第一导电图案中第一电流的路径不与第二电流的路径重叠。
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公开(公告)号：CN108231760A
公开(公告)日：2018-06-29
申请号：CN201711337186.X
申请日：2017-12-14
Applicant: 三星电子株式会社
IPC: H01L27/02
CPC classification number: H01L27/088 , H01L23/5226 , H01L23/528 , H01L27/0207 , H01L27/0705 , H01L29/0847 , H01L29/1037 , H01L29/41741 , H01L29/7827
Abstract: 本公开涉及具有垂直晶体管的集成电路。一种具有垂直晶体管的集成电路包括在第一方向上延伸并彼此平行地顺序排列的第一栅线至第四栅线、在第一栅线至第三栅线之上并与第二栅线绝缘的第一顶有源区、以及第二顶有源区。第一顶有源区分别与第一栅线和第三栅线形成第一晶体管和第三晶体管。第二顶有源区在第二栅线至第四栅线之上并与第三栅线绝缘。第二顶有源区分别与第二栅线和第四栅线形成第二晶体管和第四晶体管。
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Patent Agency Ranking
公开(公告)号：CN108206183A
公开(公告)日：2018-06-26
申请号：CN201710956783.4
申请日：2017-10-13
Applicant: 三星电子株式会社
IPC: H01L27/04 , H01L23/528 , G06F17/50
Abstract: 一种集成电路包括：下层，包括在第一方向上延伸的第一下部图案和第二下部图案；布置在第一下部图案上的第一通孔和布置在第二下部图案上的第二通孔；布置在第一通孔上的第一上部图案；以及布置在第二通孔上的第二上部图案，其中第一颜色被分配给第一上部图案，第二颜色被分配给第二上部图案，第一上部图案和第二上部图案在第二方向上彼此邻近，并且第一通孔布置在第一下部图案的第一边缘区域中，第一边缘区域与第一下部图案的第二边缘区域相比离第二下部图案更远，第二边缘区域与第一边缘区域相对。
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公开(公告)号：CN107818811A
公开(公告)日：2018-03-20
申请号：CN201710821332.X
申请日：2017-09-13
Applicant: 三星电子株式会社
CPC classification number: G11C29/702 , G11C5/025 , G11C7/1012 , G11C29/26 , G11C29/76 , G11C29/838 , G06F11/1666
Abstract: 一种存储器器件，包括：包括布置在包括正常列和用于修复所述正常列的冗余列的多个列中的多个存储器单元的存储器单元阵列，包括正常外围逻辑电路和用于修复所述正常外围逻辑电路的冗余外围逻辑电路的多个外围逻辑电路，以及被配置为基于所述多个列中的至少一个的缺陷或所述多个外围逻辑电路中的至少一个的缺陷中的至少一个缺陷，在所述多个列和所述多个外围逻辑电路之间形成第一路径的第一路径选择逻辑。
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公开(公告)号：CN103515380B
公开(公告)日：2017-09-29
申请号：CN201310263499.0
申请日：2013-06-27
Applicant: 三星电子株式会社
CPC classification number: G06F17/5072 , G06F17/50 , G06F17/5077 , G06F17/5081 , H01L27/0207 , H01L27/092 , H01L27/0924 , H01L29/6681
Abstract: 本发明提供一种可以最小化因导电线、尤其是栅极线中的过头部产生的寄生电容的半导体集成电路及其设计和制造方法。一种设计具有FinFET架构的半导体集成电路的方法包括：执行将被设计的半导体集成电路的前仿真；基于前仿真的结果来设计半导体集成电路的组件的布局，组件包括第一器件区域、第二器件区域以及跨过第一器件区域和第二器件区域延伸的第一导电线；根据至少一条设计规则来修改作为布置在第一器件区域和第二器件区域之间并电气地切割第一导电线的第一切割区域，以最小化通过第一切割区域创建的第一导电线的过头部。
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公开(公告)号：CN108206183B
公开(公告)日：2024-02-09
申请号：CN201710956783.4
申请日：2017-10-13
Applicant: 三星电子株式会社
IPC: H01L27/04 , H01L23/528 , G06F30/398 , G06F30/394
Abstract: 一种集成电路包括：下层，包括在第一方向上延伸的第一下部图案和第二下部图案；布置在第一下部图案上的第一通孔和布置在第二下部图案上的第二通孔；布置在第一通孔上的第一上部图案；以及布置在第二通孔上的第二上部图案，其中第一颜色被分配给第一上部图案，第二颜色被分配给第二上部图案，第一上部图案和第二上部图案在第二方向上彼此邻近，并且第一通孔布置在第一下部图案的第一边缘区域中，第一边缘区域与第一下部图案的第二边缘区域相比离第二下部图案更远，第二边缘区域与第一边缘区域相对。
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公开(公告)号：CN113192951B
公开(公告)日：2024-01-05
申请号：CN202110478287.9
申请日：2016-07-29
Applicant: 三星电子株式会社
IPC: H01L27/02 , G06F30/392 , G06F30/394 , G06F30/398
Abstract: 提供集成电路和集成电路组。该集成电路包括：基底；第一和第二有源区；第一和第二电源线；多个栅极图案，平行第一方向延伸并沿第二方向彼此间隔开；第一接触件，在有源区内和栅极图案上；连接下金属线和上金属线的过孔；多个鳍，沿第二方向延伸并形成在有源区上；源区/漏区，在有源区中和栅极图案两侧处；第二接触件，连接到源区/漏区。栅极图案在鳍上沿第一方向跨过鳍彼此平行延伸。第一接触件在第一层中，下金属线在第二层中，上金属线在第三层中。第一接触件将栅极图案电连接至下金属线。第一接触件包括接触栅极图案的第一部和接触下金属线的第二部。第一和第二有源区包括PMOSFET和NMOSFET区。
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