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公开(公告)号：CN119669147B
公开(公告)日：2025-05-13
申请号：CN202510201815.4
申请日：2025-02-24
Applicant: 安徽大学
Abstract: 本申请涉及一种多比特数据存内计算阵列结构、SRAM和电子设备，其中，该多比特数据存内计算阵列结构用于确定五比特输入和五比特权重的乘累加结果，其包括多列多比特数据存内计算阵列，多比特数据存内计算阵列核心在在于通过参考信号的脉冲宽度调整量来表征计算结果，由于脉冲宽度调整量可以进行累加，因此当需要实现五比特输入和五比特权重的乘累加计算时，只需要将多列多比特数据存内计算阵列以行形式进行组合即可，并且将前一列中各个压控延时电路输出的参考信号为后一列中对应的压控延时电路所接收的参考信号，解决了目前的非易失性存内计算电路通常仅支持单比特输入和权重的乘累加存内计算，只能提供有限的系统级推理精度的问题。
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公开(公告)号：CN119832956A
公开(公告)日：2025-04-15
申请号：CN202411888782.7
申请日：2024-12-20
Applicant: 安徽大学
IPC: G11C11/4067 , G11C7/12
Abstract: 本发明涉及DRAM电路设计技术领域，具体涉及基于电容及翻转点补偿的灵敏放大器、读取电路、模块。本发明公开了一种基于电容及翻转点补偿的灵敏放大器，包括：9个NMOS管M1～M9、2个PMOS管P1～P2、2个电容C1～C2。本发明设计了CSCSA、并配合相应的控制逻辑，使其在对DRAM存储单元读取时设计了：预充阶段、失调消除阶段、电荷共享阶段、前感阶段、感应放大阶段，使位线BL或BLB电位可以正确变化，保证了CSCSA读取放大功能。相较于传统的DRAM灵敏放大器，本发明提供的CSCSA实现了在元件数量增幅不大的情况下，使失调电压指标大幅度降低、并提高了感测良率。
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公开(公告)号：CN119446218B
公开(公告)日：2025-03-28
申请号：CN202510019409.6
申请日：2025-01-07
Applicant: 安徽大学
IPC: G11C11/4097
Abstract: 本申请涉及一种自启动位单元SRAM写辅助的电路结构、存储阵列和SRAM，其中，该电路结构包括：第一反相器和第二反相器，所述第一反相器的输入端与所述第一位线连接，所述第二反相器的输入端与所述第二位线连接；第一NMOS管和第二NMOS管，所述第一NMOS管的栅极与所述第一反相器的输出端连接，所述第一NMOS管的漏极与所述第一位线连接，所述第一NMOS管的源极接地，所述第二NMOS管的栅极与所述第二反相器的输出端连接，所述第二NMOS管的漏极与所述第二位线连接，所述第二NMOS管的源极接地。解决了目前存储阵列外围的写辅助电路会增加SRAM的电路布局难度以及大幅增加电路面积占用的问题。
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公开(公告)号：CN119356640B
公开(公告)日：2025-03-04
申请号：CN202411918331.3
申请日：2024-12-25
Applicant: 安徽大学
Abstract: 本发明属于集成电路领域，具体涉及一种随机计算的CIM电路及适于机器学习训练的MAC运算电路，该电路包括：存算阵列、随机量化电路、以及外围电路。其中，存算阵列采用具有数据存储和逻辑运算功能的SRAM阵列。随机量化电路包括随机电压生成器、孪生比较器阵列、随机累加电路和转码电路。随机电压生成器生成随机电压，孪生比较器阵列利用随机电压生成SRAM阵列输出的运算结果的随机比特流，随机累加电路根据各个随机比特流在随机域内实现乘积结果的累加；转码电路将最终结果的随机比特流转码为对应的数值。本发明还引入转置设计来实现更高效的全并行操作。本发明解决了现有各类采用全加器的CIM电路存在的面积效率较低和功耗较高的问题。
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公开(公告)号：CN119438851A
公开(公告)日：2025-02-14
申请号：CN202510027241.3
申请日：2025-01-08
Applicant: 安徽大学
Abstract: 本发明属于集成电路测试领域，具体涉及一种BTI测试电路、晶圆中MOS管的BTI测试方法与设备。BTI测试电路包括一个由3组以上NMOS管和PMOS管构成的反相器链，以及一个由两个PMOS管和两个NMOS管构成的使能电路。使能电路采用或非门电路或与非门电路的架构；使能电路用于向反相器链输出控制信号，进而使得反相器链上的所有偶数位或所有奇数位上的MOS管处于相同的偏置状态，以支持对状态同步的各个MOS管的BTI效应进行并行测试。该BTI测试电路还可以利用被测电路中的晶体管搭建以进一步降低测试方案的硬件成本和可复用性。该方案解决了现有晶体管BTI测试和芯片可靠性评估的效率较低，成本较高的问题。
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Patent Agency Ranking
公开(公告)号：CN119415475A
公开(公告)日：2025-02-11
申请号：CN202510026330.6
申请日：2025-01-08
Applicant: 安徽大学
IPC: G06F15/78 , G06F7/544 , G11C11/412 , G11C11/418 , G11C11/419
Abstract: 本申请涉及一种SRAM的存内乘法运算电路和模块、SRAM和电子设备，其中，该存内乘法运算电路包括存储部分和加权部分，存储部分包括八个存储单元，每个存储单元具有模拟量输入端和模拟量输出端且用于存储单比特权重，每个存储单元在自身存储的单比特权重为1时导通模拟量输入端和模拟量输出端以及在自身存储的单比特权重为0时断开模拟量输入端和模拟量输出端；加权部分包括第一电容、第二电容、第三电容、第四电容、第五电容、第六电容、第七电容、第八电容、第九电容、第十电容和第十一电容。所采用电容的数量和总容值均更少，降低了电路面积开销，解决了目前基于电荷域的SRAM的存内乘法运算电路的面积开销较大的问题。
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公开(公告)号：CN114999545B
公开(公告)日：2025-02-11
申请号：CN202210660197.6
申请日：2022-06-13
Applicant: 安徽大学
IPC: G11C11/412
Abstract: 本发明涉及NRHC‑14T抗辐照SRAM存储单元、芯片和模块。NRHC‑14T抗辐照SRAM存储单元包括PMOS晶体管P1～P8和NMOS晶体管N1～N6。晶体管P1和P2交叉耦合，P1、P2、P3与P4作为上拉管，P5和P6作为下拉管，它们的状态分别由存储节点Q和QN控制，两个主存储节点Q与QN通过N5与N6分别与位线BL和BLB相连，两个冗余存储节点S0与S1通过P7与P8分别与位线BL和BLB相连，N5与N6由字线WL控制，P7与P8由字线WLB控制。本发明能够提高单元电路的抗SEU的能力，可以在牺牲较小单元面积的情况下大幅度提高单元的速度，并且降低了单元的功耗。
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公开(公告)号：CN119380767A
公开(公告)日：2025-01-28
申请号：CN202411512287.6
申请日：2024-10-28
Applicant: 安徽大学
IPC: G11C7/06 , G11C7/08 , G11C11/419 , H03F3/45
Abstract: 本发明属于集成电路领域，具体涉及一种全摆幅输入型灵敏放大器、模块及芯片。全摆幅输入型灵敏放大器包括输出电路和预充电路、自适应选通电路和失调抑制电路。输出电路采用反相交叉耦合的锁存电路，其中的锁存节点Q和QB作为量化结果的输出节点；预充电路由使能信号SAEN控制启动，并用于在比较前将输出节点拉高至等电位。自适应选通电路为每个输出节点和提供两条分别由NMOS管和PMOS管调控的放电路径，并针对不同摆幅的输入信号自适应选通对应的放电路径，进而实现对两个全摆幅输入信号进行比较。失调抑制电路用于在复位阶段将放电路径中对应位置的电位进行平衡。本发明克服了锁存器型灵敏放大器比较范围有限，失调电压过高的问题。
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公开(公告)号：CN119356639A
公开(公告)日：2025-01-24
申请号：CN202411920531.2
申请日：2024-12-25
Applicant: 安徽大学
Abstract: 本发明属于集成电路领域，具体涉及一种带符号乘法电路、列级MAC电路、最大值寻找电路及芯片。带符号乘法电路包括数值运算单元和符号运算单元；数值运算单元由至少一个读写分离且具有读取双端口的SRAM单元构成。符号运算单元由三个与门和一个D触发器构成。符号位运算单元用于根据符号位的乘积将操作数的数值位传输到数值运算单元中，并完成数值位间的乘法运算。乘积结果最终体现在位线的放电状态上。利用多个带符号乘法电路可以构成列级MAC电路，将带符号乘法电路进行阵列化可以得到MAC结果的最大值寻找电路。本发明的最大值寻找电路可以解决了现有存内计算架构难以对带自注意力机制的神经网络运算任务进行加速的问题。
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公开(公告)号：CN114758700B
公开(公告)日：2025-01-10
申请号：CN202210257495.0
申请日：2022-03-16
Applicant: 安徽大学
IPC: G11C11/416
Abstract: 本发明公开了一种读写分离的12T TFET SRAM单元电路，包括八个NTFET晶体管和四个PTFET晶体管，其中PTFET晶体管P3和NTFET晶体管N3组成反相器，PTFET晶体管P4和NTFET晶体管N4组成另一个反相器；且PTFET晶体管P1和P2作为写操作时的上拉电路结构；NTFET晶体管N1、N2、N5、N6构成写电路部分，能消除TFET作为SRAM传输管时出现的正偏电压所造成的正偏漏电流问题；NTFET晶体管N7和N8构成读电路部分。上述电路不仅提高了SRAM单元的写能力，而且还消除了当TFET用作SRAM单元的传输晶体管时出现正向偏置漏电流泄漏的问题。
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