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公开(公告)号：CN106339351B
公开(公告)日：2019-05-10
申请号：CN201610780375.3
申请日：2016-08-30
Applicant: 浪潮(北京)电子信息产业有限公司
Abstract: 本发明公开了一种SGD算法优化系统及方法，该系统包括：多个基于FPGA的分布式计算节点和一个基于CPU的中心计算节点，其中，各分布式计算节点用于通过对应的FPGA中的并行数据通路对SGD算法中的待处理数据进行并行计算；中心计算节点用于对数据处理任务进行分配和调度。中心计算节点可以根据每个分布式计算节点的结构特点来为其分配不同的计算任务，提高了分布式计算节点的计算性能、能效比和计算实时性，各分布式计算节点之间无需进行数据交换，减少了计算集群的网络开销。分布式计算节点基于FPGA，中心计算节点基于CPU，这就形成了异构计算平台，通过对SGD算法进行并行化设计，对Spark框架下的SGD算法进行了极大的优化，提高SGD算法处理海量数据的整体性能。
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公开(公告)号：CN105975406B
公开(公告)日：2019-05-10
申请号：CN201610282531.3
申请日：2016-04-29
Applicant: 浪潮(北京)电子信息产业有限公司
IPC: G06F12/0893
Abstract: 本发明公开了一种数据存取方法及装置，其中，该方法包括：接收写请求；判断DRAM模拟器中是否存在与所述写请求对应的地址，如果是，则利用所述DRAM模拟器实现对应的写操作；如果否，则判断Flash模拟器中是否存在与所述写请求对应的地址，如果所述Flash模拟器中存在与所述写请求对应的地址，则利用所述Flash模拟器实现对应的写操作。由此，Flash模拟器可以作为DRAM模拟器的后备存储，从而结合DRAM模拟器和Flash模拟器大大增加系统内存的容量，解决现有技术中存在的系统内存容量小的问题。
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公开(公告)号：CN105068786B
公开(公告)日：2018-03-23
申请号：CN201510461295.7
申请日：2015-07-30
Applicant: 浪潮(北京)电子信息产业有限公司
IPC: G06F9/38
Abstract: 本发明公开了一种处理访存请求的方法和节点控制器，该方法包括以下步骤：第一节点控制器接收来自第一处理器的访存请求；所述第一节点控制器将所述访存请求转发给与所述访存请求对应的处理器，并接收与所述访存请求对应的处理器返回的访存应答；所述第一节点控制器将所述访存应答发送给所述第一处理器，接收所述第一处理器返回的一致性状态信息，并对来自所述第一处理器的一致性状态信息进行记录。本发明能够减少节点控制器的数量，进而减少节点控制器所占内存空间，降低节点间互连规模，简化节点间拓扑，提升系统性能，对于互连端口数目和能够支持的域内处理器ID数量非常有限的处理器而言，效果更加显著。
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公开(公告)号：CN104992224B
公开(公告)日：2018-02-06
申请号：CN201510313828.7
申请日：2015-06-09
Applicant: 浪潮(北京)电子信息产业有限公司
IPC: G06N3/02
Abstract: 本发明一种脉冲耦合神经网络扩展系统和方法，包括：接收模块接收当前神经元的外部输入信号Ii和上一时刻邻域内神经元的脉冲信号Yj(t‑1)；并根据外部输入信号Ii和脉冲信号Yj(t‑1)计算反馈通道信号Fi(t)和连接通道信号Li(t)，将获得的反馈通道信号Fi(t)和连接通道信号Li(t)传输到调制模块。调制模块将收到的反馈通道信号Fi(t)和连接通道信号Li(t)进行耦合调制，产生内部活动项Ui(t)。脉冲发生模块实时将产生的内部活动项Ui(t)与预设的阈值Ei(t)相比较，根据比较结果确定是否产生脉冲并调节所述阈值Ei(t+1)。通过本发明的方案，能够表示神经元之间的负相关性。
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公开(公告)号：CN104360825B
公开(公告)日：2018-02-06
申请号：CN201410673934.1
申请日：2014-11-21
Applicant: 浪潮(北京)电子信息产业有限公司
IPC: G06F3/06
Abstract: 本发明公开了一种混合内存系统及其管理方法，属于计算机数据存储领域。本发明公开的方法包括：将两种或两种类型以上的存储介质架构成一个混合内存系统，其中，混合内存系统中所有存储介质按照统一的编址方式进行编址，并分别记录各类型的存储介质对应的地址范围；当混合内存系统中内存控制器收到读写请求时，根据读写请求的地址所属的地址范围查找对应的存储介质的类型，调用该类型的存储介质对应的访问控制器对读写请求进行处理。本发明还公开了一种混合内存系统。本申请技术方案使得整个系统具有多种整体属性，同时整个计算机系统可以按照传统方式进行管理内存，提高了内存系统的性能，增加了内存系统的使用时间。
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Patent Agency Ranking
公开(公告)号：CN104360981B
公开(公告)日：2017-09-29
申请号：CN201410645855.X
申请日：2014-11-12
Applicant: 浪潮(北京)电子信息产业有限公司
IPC: G06F15/163 , G06F13/42
Abstract: 本发明公开了一种面向多核多处理器平台的高速缓存(Cache)一致性协议的设计方法，其中，位于两个Cache一致性同步域的Cache行具有两种共享态，所述两种共享态分别用于指示所述Cache行在两个Cache一致性同步域中的共享情况。本发明公开的面向多核多处理器平台的Cache一致性协议的设计方法，能够减少部分写操作及无效操作引起的数据同步消息数量，降低数据同步消息延迟，从而提升协议的数据同步效率。
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公开(公告)号：CN104166631B
公开(公告)日：2017-08-01
申请号：CN201410462286.5
申请日：2014-09-11
Applicant: 浪潮(北京)电子信息产业有限公司
IPC: G06F12/123
Abstract: 本发明提供了一种LLC中Cache行的替换方法，如果目标Cache地址在LLC中缺失，根据操作类型计算新调入Cache行的替换优先级，按照替换优先级有序原则，将原来替换优先级最高的Cache行替换，并将新调入Cache行存入目标Cache的对应位置；如果目标Cache地址在LLC中命中，根据Cache一致性状态和操作类型，更新当前访问Cache行的替换优先级，按照替换优先级有序原则，对当前访问Cache行进行优先级的升降级。能够有效降低包含Cache中替换引入的包含牺牲者导致的性能损失。
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公开(公告)号：CN106339351A
公开(公告)日：2017-01-18
申请号：CN201610780375.3
申请日：2016-08-30
Applicant: 浪潮(北京)电子信息产业有限公司
CPC classification number: Y02D10/22 , Y02D10/36 , G06F17/11 , G06F9/5027 , G06F9/5061
Abstract: 本发明公开了一种SGD算法优化系统及方法，该系统包括：多个基于FPGA的分布式计算节点和一个基于CPU的中心计算节点，其中，各分布式计算节点用于通过对应的FPGA中的并行数据通路对SGD算法中的待处理数据进行并行计算；中心计算节点用于对数据处理任务进行分配和调度。中心计算节点可以根据每个分布式计算节点的结构特点来为其分配不同的计算任务，提高了分布式计算节点的计算性能、能效比和计算实时性，各分布式计算节点之间无需进行数据交换，减少了计算集群的网络开销。分布式计算节点基于FPGA，中心计算节点基于CPU，这就形成了异构计算平台，通过对SGD算法进行并行化设计，对Spark框架下的SGD算法进行了极大的优化，提高SGD算法处理海量数据的整体性能。
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公开(公告)号：CN103077132B
公开(公告)日：2016-01-06
申请号：CN201310004920.6
申请日：2013-01-07
Applicant: 浪潮(北京)电子信息产业有限公司
IPC: G06F12/0802 , G06F15/76
Abstract: 本发明公开了一种高速缓存处理方法及协议处理器高速缓存控制单元，高速缓存控制单元包括解析调度模块、标签阵列模块、数据阵列模块、接口通信模块；解析调度模块用于将译码数据发送至标签阵列模块，将译码数据和译码地址发送至标签阵列模块和数据阵列模块。标签阵列模块用于根据译码数据判断出命中的路的标识称为命中信息。数据阵列模块用于选通命中信息中相应路的数据。接口通信模块用于转发命中成功信息或者还同时转发从数据阵列模块接收到的数据。本发明以高速缓存控制单元与协议处理流水线的同步高速缓存操作方式取代现有的异步操作方式，消除了异步操作方式带来的高速缓存访问延迟问题。
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公开(公告)号：CN104360981A
公开(公告)日：2015-02-18
申请号：CN201410645855.X
申请日：2014-11-12
Applicant: 浪潮(北京)电子信息产业有限公司
IPC: G06F15/163 , G06F13/42
Abstract: 本发明公开了一种面向多核多处理器平台的高速缓存(Cache)一致性协议的设计方法，其中，位于两个Cache一致性同步域的Cache行具有两种共享态，所述两种共享态分别用于指示所述Cache行在两个Cache一致性同步域中的共享情况。本发明公开的面向多核多处理器平台的Cache一致性协议的设计方法，能够减少部分写操作及无效操作引起的数据同步消息数量，降低数据同步消息延迟，从而提升协议的数据同步效率。
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