公开(公告)号：CN116779674A

公开(公告)日：2023-09-19

申请号：CN202210683747.6

申请日：2022-06-16

Applicant: 株式会社东芝 ,  东芝电子元件及存储装置株式会社

Inventor： 富田幸太 ,  白石达也 ,  西胁达也

IPC: H01L29/78 ,  H01L21/336 ,  H01L29/423

Abstract: 实施方式提供能够抑制特性恶化的半导体装置及其制造方法。根据一个实施方式，半导体装置具有半导体层、设置于所述半导体层上的第1绝缘膜、设置于所述第1绝缘膜上的栅极布线和设置于所述第1绝缘膜上的源极电极。所述装置还具有设置于所述栅极布线及所述源极电极上、包含夹在所述栅极布线与所述源极电极之间的部分的第2绝缘膜，以及设置于所述半导体层下的漏极电极。并且，所述第1绝缘膜的上表面包含磷的浓度为第1值的第1区域和磷的浓度为比所述第1值高的第2值的第2区域。所述第1区域存在于所述半导体层与所述栅极布线或者所述源极电极之间，所述第2区域存在于所述半导体层与所述第2绝缘膜的所述部分之间。

公开(公告)号：CN115132844A

公开(公告)日：2022-09-30

申请号：CN202111001629.4

申请日：2021-08-30

Applicant: 株式会社东芝 ,  东芝电子元件及存储装置株式会社

Inventor： 马场祥太郎 ,  加藤浩朗 ,  藤农佑树 ,  富田幸太

IPC: H01L29/78 ,  H01L29/06

Abstract: 实施方式的半导体装置具备：硅层，位于硅基板与上部电极之间，具有单元区域、侧面和位于单元区域与侧面之间的末端区域；以及多晶硅部，被埋入到硅层的末端区域，与硅层接触，结晶颗粒密度比硅层高，包含重金属。硅层具有设在单元区域及末端区域中、且第1导电型杂质浓度比硅基板低、包含与多晶硅部所包含的重金属相同种类的重金属的第1导电型的漂移层。末端区域不包含与上部电极接触的基底层、与上部电极接触的源极层及栅极电极。

公开(公告)号：CN113410283A

公开(公告)日：2021-09-17

申请号：CN202010798593.6

申请日：2020-08-11

Applicant: 株式会社东芝 ,  东芝电子元件及存储装置株式会社

Inventor： 富田幸太 ,  加藤浩朗

IPC: H01L29/06 ,  H01L29/78 ,  H01L21/336

Abstract: 半导体装置具有半导体部、所述半导体部的背面上的第一电极及表面上的第二电极、控制电极、第三电极、第一～第三绝缘部。所述控制电极、所述第三电极配置于所述半导体部和所述第二电极之间的沟槽的内部。所述第一绝缘部将所述控制电极从所述半导体部电绝缘，所述第二绝缘部将所述第三电极从所述半导体部电绝缘。所述第三绝缘部将所述第三电极从所述控制电极电绝缘。所述第二绝缘部包括第一、第二绝缘膜及第三绝缘膜的一部分。所述第一绝缘膜位于所述半导体部和所述第三电极之间，所述第二绝缘膜位于所述第一绝缘膜和所述第三电极之间。所述第三绝缘膜包括位于所述第一绝缘膜和所述第二绝缘膜之间的第一部分和在所述第三绝缘部中延伸的第二部分。

公开(公告)号：CN102097470A

公开(公告)日：2011-06-15

申请号：CN201010267857.1

申请日：2010-08-30

Applicant: 株式会社东芝

Inventor： 富田幸太 ,  松田升 ,  浦秀幸

IPC: H01L29/78 ,  H01L29/41 ,  H01L21/336 ,  H01L21/28

CPC classification number: H01L29/7811 ,  H01L29/0638 ,  H01L29/0696 ,  H01L29/402 ,  H01L29/407 ,  H01L29/41766 ,  H01L29/42372 ,  H01L29/4238 ,  H01L29/66727 ,  H01L29/66734 ,  H01L29/7813

Abstract: 本发明提供一种半导体器件及其制造方法。该半导体器件具备第一导电型的第一半导体层、第一导电型的第二半导体层、第二导电型的第三半导体层、第一导电型的第四半导体层、第一沟槽、第二沟槽、绝缘膜、栅极电极、第一主电极、第二主电极、沟道截断层以及沟道截断电极。第一沟槽贯通第四半导体层以及第三半导体层而到达第二半导体层。第二沟槽贯通比第一沟槽靠终端侧的第四半导体层以及第三半导体层而到达第二半导体层。第二沟槽将第四半导体层以及第三半导体层分割为包括形成有第一沟槽的区域的元件部和终端部。沟道截断层隔着绝缘膜设置在第二沟槽内。沟道截断电极设置在第三半导体层以及第四半导体层的终端部上，将沟道截断层与终端部连接。

公开(公告)号：CN119677147A

公开(公告)日：2025-03-21

申请号：CN202410001935.5

申请日：2024-01-02

Applicant: 株式会社东芝 ,  东芝电子元件及存储装置株式会社

Inventor： 富田幸太

IPC: H10D62/10 ,  H10D64/00 ,  H10D64/20 ,  H10D64/23 ,  H10D64/27 ,  H10D30/60

Abstract: 实施方式涉及半导体装置。能够提高耐压及减小导通电阻。半导体装置具备：第1电极；第1导电型的第1半导体层，设置在第1电极上，具有多个区域，且与第1电极连接；第2导电型的第2半导体层，设置在第1半导体层上；第1导电型的第3半导体层，设置于第2半导体层上的一部分；第2电极，设置于多个区域中的各个区域，隔着绝缘体而与第1半导体层对置；第3电极，沿着相邻的区域间的边界线配置，未配置在边界线中的距第2电极最远的部分，隔着绝缘体而与第2半导体层对置；以及第4电极，设置在第3半导体层上，与第2半导体层、第3半导体层及第2电极连接，并且第4电极的被配置在所述最远的部分处的部分与第1半导体层形成肖特基势垒结。

公开(公告)号：CN113053994B

公开(公告)日：2025-03-11

申请号：CN202010798546.1

申请日：2020-08-11

Applicant: 株式会社东芝 ,  东芝电子元件及存储装置株式会社

Inventor： 岸本裕幸 ,  加藤浩朗 ,  西口俊史 ,  下村纱矢 ,  富田幸太

IPC: H10D62/10 ,  H10D64/00 ,  H10D30/60 ,  H10D30/01

Abstract: 实施方式涉及半导体装置及其制造方法。半导体装置具备：半导体部、设置于半导体部的背面上的第一电极、设置于半导体部的表面上的第二电极、以及控制电极，在半导体部与第二电极之间配置于设置于半导体部的沟槽的内部，通过第一绝缘膜与半导体部电绝缘，通过第二绝缘膜与第二电极电绝缘。控制电极包括设置于从第一绝缘膜以及第二绝缘膜分离的位置的第三绝缘膜。半导体部包括第一导电型的第一半导体层、第二导电型的第二半导体层、以及第一导电型的第三半导体层。第一层在第一电极与第二电极之间延伸。第二层设置于第一层与第二电极之间。第三层选择性地设置于第二层与第二电极之间。

公开(公告)号：CN115831878A

公开(公告)日：2023-03-21

申请号：CN202210021426.X

申请日：2022-01-10

Applicant: 株式会社东芝 ,  东芝电子元件及存储装置株式会社

Inventor： 富田幸太

IPC: H01L23/00 ,  H01L29/78

Abstract: 实施方式的半导体装置具备：半导体层；第一绝缘层，设于半导体层之上；第一金属层，设于第一绝缘层之上，并包含铝(Al)；第二金属层，设于第一绝缘层之上，并包含铝(Al)；以及第二绝缘层，设于第一绝缘层之上，设于第一金属层与第二金属层之间，上表面与第一金属层的侧面相接，上表面与第二金属层的侧面相接，并包含硅(Si)及氮(N)。

公开(公告)号：CN114188222A

公开(公告)日：2022-03-15

申请号：CN202110879343.X

申请日：2021-08-02

Applicant: 株式会社东芝 ,  东芝电子元件及存储装置株式会社

Inventor： 大麻浩平 ,  富田幸太

IPC: H01L21/336 ,  H01L29/78

Abstract: 实施方式的半导体装置的制造方法具有以下工序：在第一导电型的第一半导体层形成沟槽；在所述沟槽内埋入第一绝缘膜；对所述第一绝缘膜进行蚀刻，使所述第一绝缘膜的上表面后退至比所述沟槽的开口靠下方，使所述沟槽的上部的侧壁从所述第一绝缘膜露出；从所述沟槽的所述上部的侧壁向所述第一半导体层注入第二导电型杂质并使其扩散，在所述第一半导体层处的与所述沟槽的所述上部相邻的区域形成第二导电型半导体区域；在形成所述第二导电型半导体区域后，在所述沟槽的所述上部的所述第一绝缘膜上形成栅极电极。

公开(公告)号：CN105990432A

公开(公告)日：2016-10-05

申请号：CN201510093121.X

申请日：2015-03-02

Applicant: 株式会社东芝

Inventor： 富田幸太 ,  前山贤二

IPC: H01L29/78 ,  H01L29/06 ,  H01L21/336

CPC classification number: H01L29/7813 ,  H01L21/3065 ,  H01L29/0615 ,  H01L29/0684 ,  H01L29/0878 ,  H01L29/0882 ,  H01L29/36 ,  H01L29/41741 ,  H01L29/41766 ,  H01L29/66734 ,  H01L29/7809 ,  H01L29/781

Abstract: 本发明涉及一种半导体装置及其制造方法。本发明提供一种向半导体层施加的应力可缓和的半导体装置。本发明的半导体装置包括：第一导电型第一半导体层；第一导电型第二半导体层，设在第一半导体层上；第二导电型第三半导体层，选择性地设在第二半导体层上；第一导电型第四半导体层，设在第三半导体层上；第一电极，隔着绝缘膜设在第二、第三、第四半导体层；第二电极，设在第四半导体层上，且连接第四半导体层；第三电极，与第二电极分离，一端与第一半导体层相接，另一端位于第二半导体层表面侧；且该半导体装置包含：第二半导体层的表面、及与第三电极相接且与第二半导体层的表面相连的面，第二半导体层的表面与该面成直角或钝角。

公开(公告)号：CN104091824A

公开(公告)日：2014-10-08

申请号：CN201410320052.7

申请日：2011-08-02

Applicant: 株式会社东芝

Inventor： 富田幸太 ,  松田升 ,  浦秀幸

IPC: H01L29/417 ,  H01L29/78 ,  H01L29/06

CPC classification number: H01L29/7813 ,  H01L29/0653 ,  H01L29/0657 ,  H01L29/0661 ,  H01L29/0696 ,  H01L29/402 ,  H01L29/404 ,  H01L29/407 ,  H01L29/41741 ,  H01L29/41766 ,  H01L29/42372 ,  H01L29/7811

Abstract: 本实施方式的半导体装置依次具备：第一电极(13)、第1导电型的第一半导体层(1)、第1导电型的第二半导体层(2)、第2导电型的第三半导体层(3)、第1导电型的第四半导体层(4)。元件区域在第一沟槽(5)的内部具备栅电极(8)。环状结构的第二沟槽(6)贯穿所述第四半导体层(4)和所述第三半导体层(3)而到达所述第二半导体层(2)，形成在内侧具有元件区域的第一区域和在外侧包围所述第一区域的第二区域。第一开口部(14)设置在相邻的所述第一沟槽(5)间。宽度比第一开口部(14)宽的第二开口部(15)设置在元件区域的外侧的第一区域。第二电极(17)经由第一开口部(14)和第二开口部(15)与第三半导体层(3)和第四半导体层(4)电连接。