公开(公告)号：CN102157433A

公开(公告)日：2011-08-17

申请号：CN201110056311.6

申请日：2011-03-10

Applicant: 杭州电子科技大学

Inventor： 张海鹏 ,  许生根 ,  吴倩倩 ,  孔令军 ,  汪洋 ,  赵伟立 ,  刘怡新

IPC: H01L21/762 ,  H01L21/336

Abstract: 本发明涉及一种具有p埋层的纵向沟道SOI nLDMOS器件单元的制作方法。现有方法制作的SOI nLDMOS器件严重制约了器件的纵向耐压性能和横向耐压性能，而且器件自加热效应严重、耐高温特性和热稳定性差。本发明方法在具有p型埋层的SOI厚膜材料上采用十次光刻制作具有p型埋层纵向沟道SOI nLDMOS器件，该器件在阻断态漏源极之间加高电压时，形成的耗尽层将承受绝大部分纵向耐压，从而提高了器件的纵向耐压性能，同时明显降低了器件自加热效应，改善了器件的耐高温特性和热稳定性，能够进一步减小系统体积、重量，节省资源、降低能耗和保护环境。

公开(公告)号：CN101872772A

公开(公告)日：2010-10-27

申请号：CN201010197517.6

申请日：2010-06-08

Applicant: 杭州电子科技大学

Inventor： 张海鹏 ,  齐瑞生 ,  洪玲伟

IPC: H01L27/12

Abstract: 本发明涉及一种用于横向高压器件和智能功率集成电路的厚膜SOI材料。本发明依次包括半导体衬底、薄隐埋氧化层、P型硅隐埋层和N型顶层硅膜。半导体衬底和N型顶层硅膜中的杂质为均匀分布；半导体衬底厚度为100～300μm，掺杂硼浓度为1013～1015cm-3；N型顶层硅膜厚度为2～70μm，掺杂磷浓度为5×1014～2×1016cm-3；薄隐埋氧化层是厚度为50～300nm的二氧化硅；P型硅隐埋层材料为硅，厚度为22～145μm，掺杂杂质元素包括铝、镓、硼，每种掺杂杂质的掺杂浓度在水平方向上均匀分布、在竖直方向变化。本发明在表面终端技术、漂移区长度优化等方面具有显著提高，有利于节能降耗、保护环境。

公开(公告)号：CN101819948A

公开(公告)日：2010-09-01

申请号：CN201010136068.4

申请日：2010-03-30

Applicant: 杭州电子科技大学

Inventor： 张海鹏 ,  苏步春 ,  张亮 ,  孙玲玲 ,  张帆 ,  李文钧

IPC: H01L21/8238 ,  H01L21/8234 ,  H01L21/84

Abstract: 本发明涉及纵向沟道SOI LDMOS的CMOS VLSI集成制作方法。现有方法制作的SOI LDMOS器件没有纵向沟道结构及与之对应的优异性能。本发明通过采用沟槽刻蚀技术实现纵向栅和栅场板结构、台阶式沟槽漏极结构，阱掺杂调整为逆向掺杂分布的离子注入阱和阱欧姆接触掺杂工艺，在源区掺杂的同时进行栅极和漏极掺杂的方法来实现。本发明采用现有SOI CMOS VLSI工艺技术，在稍微增加工艺复杂度与工艺成本条件下使集成功率与射频SOILDMOS器件的电学与热学性能得到显著改善。

公开(公告)号：CN109543313A

公开(公告)日：2019-03-29

申请号：CN201811425352.6

申请日：2018-11-27

Applicant: 杭州电子科技大学

Inventor： 王晓媛 ,  闵晓涛 ,  张雪 ,  张海鹏

IPC: G06F17/50

Abstract: 本发明公开了一种基于忆阻器反馈的超混沌系统的电路模型。本发明包括忆导项产生电路，x及-x项产生电路，y及-y项产生电路，z项产生电路，w项产生电路。本发明利用集成运算放大器和模拟乘法器电路实现超混沌系统方程中的相应运算，其中，集成运算放大器主要用于实现比例运算、反相运算和积分运算，模拟乘法器用于实现方程中各项的乘积运算。本发明结构简单，可用于超混沌系统电路设计、实验以及应用，对超混沌电路在伪随机序列的产生、密码学、保密通信等诸多领域中的应用研究具有重要的实际意义。

公开(公告)号：CN103354207B

公开(公告)日：2015-08-19

申请号：CN201310293465.6

申请日：2013-07-11

Applicant: 杭州电子科技大学

Inventor： 张海鹏 ,  余育新 ,  洪玲伟 ,  孟晓 ,  李俊杰 ,  朱仁根 ,  章红芳

IPC: H01L21/336

Abstract: 本发明涉及一种抗ESD集成SOI LDMOS器件单元的制作方法。现有方法制作的成SOI LDMOS器件系统重量大、成本高，且可靠性低。本发明采用五次氧化，九次光刻制作出具有集成抗ESD结构和功能的SOI LDMOS器件单元。本发明在芯片面积成本稍有增加条件下使集成功率与射频SOI LDMOS器件具有优良的集成抗ESD自我保护功能，显著改善SOI LDMOS器件的自我抗ESD保护性能，减小采用该器件的各种电力电子系统的体积、重量和成本，并提高系统可靠性。

公开(公告)号：CN103762241A

公开(公告)日：2014-04-30

申请号：CN201410005377.6

申请日：2014-01-02

Applicant: 杭州电子科技大学

Inventor： 张海鹏 ,  李俊杰 ,  孟晓 ,  余育新 ,  宁祥 ,  陈紫菱 ,  王彬

IPC: H01L29/78 ,  H01L29/423

CPC classification number: H01L29/7816 ,  H01L29/4232 ,  H01L29/4236

Abstract: 本发明涉及一种梳状栅纵向沟道SOI？LDMOS单元。常规SOI？LDMOS导通沟道宽度小，通态电流小，通态线性电阻大，输出电流能力弱。本发明包括半导体衬底、隐埋氧化层、漂移区、阱区、阱接触区、源区、横向梳状纵向栅、横向梳状纵向栅介质层、缓冲区、漏极与漏极接触区、场氧区、多晶硅栅极区、接触孔和金属电极引线。本发明由于将集成纵向沟道SOI？LDMOS的栅改进为横向梳状纵向栅结构，增加了器件导通态的比沟道宽度，一方面减小了器件沟道电阻，增大了通态电子流注入，凭借电导调制效应减小漂移区通态电阻，从而降低通态压降和功耗；另一方面则提高了器件的输出电流能力。

公开(公告)号：CN102169831B

公开(公告)日：2013-01-02

申请号：CN201110056336.6

申请日：2011-03-10

Applicant: 杭州电子科技大学

Inventor： 张海鹏 ,  齐瑞生 ,  赵伟立 ,  刘怡新 ,  吴倩倩 ,  孔令军 ,  汪洋

IPC: H01L21/329 ,  H01L21/762

Abstract: 本发明涉及一种具有p埋层的横向沟道SOILIGBT器件单元的制作方法。现有方法制作的SOILIGBT器件在高温、大电流环境下急剧退化甚至失效。本发明方法采用具有隐埋p型层的SOI材料制作SOILIGBT器件，纵向耐压靠具有逆向杂质浓度分布的p型隐埋层和具有正向杂质浓度分布的n型顶层半导体形成的反向偏置pn结承担，通过九次刻蚀以及两次氧化制作出具有p埋层的横向沟道SOILIGBT器件单元。本发明方法制作的器件单元在减薄隐埋氧化层厚度条件下，提高了器件的纵向耐压，同时减弱了自加热效应，改善了器件热特性，提高了其可靠性。

公开(公告)号：CN102169831A

公开(公告)日：2011-08-31

申请号：CN201110056336.6

申请日：2011-03-10

Applicant: 杭州电子科技大学

Inventor： 张海鹏 ,  齐瑞生 ,  赵伟立 ,  刘怡新 ,  吴倩倩 ,  孔令军 ,  汪洋

IPC: H01L21/329 ,  H01L21/762

Abstract: 本发明涉及一种具有p埋层的横向沟道SOILIGBT器件单元的制作方法。现有方法制作的SOILIGBT器件在高温、大电流环境下急剧退化甚至失效。本发明方法采用具有隐埋p型层的SOI材料制作SOILIGBT器件，纵向耐压靠具有逆向杂质浓度分布的p型隐埋层和具有正向杂质浓度分布的n型顶层半导体形成的反向偏置pn结承担，通过九次刻蚀以及两次氧化制作出具有p埋层的横向沟道SOILIGBT器件单元。本发明方法制作的器件单元在减薄隐埋氧化层厚度条件下，提高了器件的纵向耐压，同时减弱了自加热效应，改善了器件热特性，提高了其可靠性。

公开(公告)号：CN101872772B

公开(公告)日：2011-08-31

申请号：CN201010197517.6

申请日：2010-06-08

Applicant: 杭州电子科技大学

Inventor： 张海鹏 ,  齐瑞生 ,  洪玲伟

IPC: H01L27/12

Abstract: 本发明涉及一种用于横向高压器件和智能功率集成电路的厚膜SOI材料。本发明依次包括半导体衬底、薄隐埋氧化层、P型硅隐埋层和N型顶层硅膜。半导体衬底和N型顶层硅膜中的杂质为均匀分布；半导体衬底厚度为100～300μm，掺杂硼浓度为1013～1015cm-3；N型顶层硅膜厚度为2～70μm，掺杂磷浓度为5×1014～2×1016cm-3；薄隐埋氧化层是厚度为50～300nm的二氧化硅；P型硅隐埋层材料为硅，厚度为22～145μm，掺杂杂质元素包括铝、镓、硼，每种掺杂杂质的掺杂浓度在水平方向上均匀分布、在竖直方向变化。本发明在表面终端技术、漂移区长度优化等方面具有显著提高，有利于节能降耗、保护环境。

公开(公告)号：CN102130061A

公开(公告)日：2011-07-20

申请号：CN201110001092.1

申请日：2011-01-05

Applicant: 杭州电子科技大学

Inventor： 张海鹏 ,  许生根 ,  陈波 ,  李浩

IPC: H01L21/8238 ,  H01L21/762 ,  H01L21/336

Abstract: 本发明涉及一种制作集成双纵向沟道SOI LDMOS器件的方法。现有方法制作的SOI LDMOS器件没有双纵向沟道结构及与之对应的优异性能。本发明通过采用沟槽刻蚀技术实现双纵向槽栅结构、台阶式沟槽漏极结构，阱掺杂调整为逆向掺杂分布的离子注入阱和阱欧姆接触掺杂工艺，在n+源区掺杂的同时进行栅极和漏极掺杂的方法来实现。本方法采用现有SOI CMOSVLSI工艺技术，在稍微增加工艺复杂度与工艺成本条件下，使集成功率与射频SOI LDMOS器件的电学与热学性能得到显著改善，有利于节省资源、能源和保护环境。