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公开(公告)号：CN110688156B
公开(公告)日：2021-02-02
申请号：CN201910864343.5
申请日：2019-09-12
Applicant: 无锡江南计算技术研究所
IPC: G06F9/30
Abstract: 本发明提供一种直接支持64个结构寄存器的RISC指令集编码格式，属于计算机体系结构和处理器微结构技术领域。该直接支持64个结构寄存器的RISC指令集编码格式中，所有指令编码保持32位定长，编码字段包括结构寄存器索引字段Ra、结构寄存器索引字段Rb、结构寄存器索引字段Rc、结构寄存器索引字段Rd、主操作码OPC、功能码FUNC、子功能码SUBF、立即数#b、立即数#c、立即数偏移字段disp。本发明在不增加指令字长，满足RISC指令集基本功能需求的前提下，降低因结构寄存器数量不足而带来的编程难度，避免小容量结构寄存器与大容量物理寄存器之间进行映射的逻辑开销。
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公开(公告)号：CN112163187A
公开(公告)日：2021-01-01
申请号：CN202011290004.X
申请日：2020-11-18
Applicant: 无锡江南计算技术研究所
IPC: G06F17/14
Abstract: 本发明涉及数字信号处理领域，具体涉及一种超长点数超高性能FFT计算装置。本发明通过以下技术方案得以实现的：一种超长点数超高性能FFT计算装置，包含FFT计算模块和控制单元，所述FFT计算模块数量为两个，分别为计算模块一和计算模块二；还包含两个三维转置存储器和二维转置存储器；三维转置存储器一的数据输入端连接主存，数据输出端连接计算模块一；所述二维转置存储器的数据输入端连接所述计算模块一，数据输出端连接所述计算模块二。本发明的目的是提供一种超长点数超高性能FFT计算装置，通过全新的数据转置处理方式，增加数据平滑性，使得FFT数据处理过程中数据带宽利用率高，大大增加处理效率。
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公开(公告)号：CN110716709A
公开(公告)日：2020-01-21
申请号：CN201910864339.9
申请日：2019-09-12
Applicant: 无锡江南计算技术研究所
IPC: G06F7/503
Abstract: 本发明提供支持进位借位正常传递的多精度大整数算术运算加速单元，属于计算机体系结构和处理器微结构技术领域。该支持进位借位正常传递的多精度大整数算术运算加速单元包括512位操作数A[511:0]、512位操作数B[511:0]、进位借位寄存器索引idx、进位借位寄存器、512位运算结果RSLT[511:0]、功能码opf和运算装置。本发明可以直接实现512位数据之间的加减运算，进位借位寄存器保存512位计算的进借位，便于扩展实现更高精度大整数之间的加减运算，还可以直接实现两组128位数据之间的乘法运算，配合移位加操作可扩展实现更高精度大整数之间的乘法运算。
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公开(公告)号：CN110688156A
公开(公告)日：2020-01-14
申请号：CN201910864343.5
申请日：2019-09-12
Applicant: 无锡江南计算技术研究所
IPC: G06F9/30
Abstract: 本发明提供一种直接支持64个结构寄存器的RISC指令集编码格式，属于计算机体系结构和处理器微结构技术领域。该直接支持64个结构寄存器的RISC指令集编码格式中，所有指令编码保持32位定长，编码字段包括结构寄存器索引字段Ra、结构寄存器索引字段Rb、结构寄存器索引字段Rc、结构寄存器索引字段Rd、主操作码OPC、功能码FUNC、子功能码SUBF、立即数#b、立即数#c、立即数偏移字段disp。本发明在不增加指令字长，满足RISC指令集基本功能需求的前提下，降低因结构寄存器数量不足而带来的编程难度，避免小容量结构寄存器与大容量物理寄存器之间进行映射的逻辑开销。
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Patent Agency Ranking
公开(公告)号：CN102799419B
公开(公告)日：2014-10-22
申请号：CN201210325334.7
申请日：2012-09-05
Applicant: 无锡江南计算技术研究所
Abstract: 本发明提供了一种寄存器写冲突检测方法及装置、以及处理器。初始地对写有效队列进行重置。获取所述指令的指令执行延迟。读取写有效队列中与处于指令准备发射状态的指令的指令执行延迟等时长的队列位置的写有效位值。判断所读取的写有效队列读取的写有效位值。在判断读取的值表示允许发射指令时允许发射所述处于指令准备发射状态的指令；并且在写有效队列中与处于指令准备发射状态的指令的指令执行延迟等时长的位置处设置不允许发射指令的写有效位值。在判断读取的值为不允许发射指令时不允许发射处于指令准备发射状态的指令。本发明提供了一种基于寄存器写冲突的检测方法，可利用较少的硬件复杂性实现指令的乱序发射，以提高指令流水线的效率。
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公开(公告)号：CN102446157B
公开(公告)日：2013-09-18
申请号：CN201010508839.8
申请日：2010-10-12
Applicant: 无锡江南计算技术研究所
IPC: G06F15/167 , G06F12/08
Abstract: 一种基于阵列结构的处理器核心的通信方法及通信装置。所述基于阵列结构的处理器核心的通信方法包括：发送端处理器核心获取数据发送指令并进行解析；基于所述数据发送指令的解析结果，所述发送端处理器核心从其通用寄存器文件中获取数据，并将所述数据存储到其发送缓冲单元中；发送端处理器核心将其发送缓冲单元中的数据发送至所述数据发送指令指示的目标处理器核心的接收缓冲单元；目标处理器核心获取数据接收指令并进行解析；基于所述数据接收指令的解析结果，所述目标处理器核心从其接收缓冲单元中获取数据，并将数据存储到其通用寄存器文件中。
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公开(公告)号：CN102799419A
公开(公告)日：2012-11-28
申请号：CN201210325334.7
申请日：2012-09-05
Applicant: 无锡江南计算技术研究所
Abstract: 本发明提供了一种寄存器写冲突检测方法及装置、以及处理器。初始地对写有效队列进行重置。获取所述指令的指令执行延迟。读取写有效队列中与处于指令准备发射状态的指令的指令执行延迟等时长的队列位置的写有效位值。判断所读取的写有效队列读取的写有效位值。在判断读取的值表示允许发射指令时允许发射所述处于指令准备发射状态的指令；并且在写有效队列中与处于指令准备发射状态的指令的指令执行延迟等时长的位置处设置不允许发射指令的写有效位值。在判断读取的值为不允许发射指令时不允许发射处于指令准备发射状态的指令。本发明提供了一种基于寄存器写冲突的检测方法，可利用较少的硬件复杂性实现指令的乱序发射，以提高指令流水线的效率。
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公开(公告)号：CN101989241B
公开(公告)日：2012-08-08
申请号：CN200910165363.X
申请日：2009-08-07
Applicant: 无锡江南计算技术研究所
IPC: G06F13/16
Abstract: 一种读-修改-写处理系统及方法。所述读-修改-写处理系统通过子命令生成单元，使得任一时刻读-修改-写处理系统可以并行处理多个“读-修改-写”命令。以同类型命令优先通过的方式对所获得的内存操作命令进行仲裁，使得同一类型的命令可以得到优先通过，并随即处理。所述读-修改-写处理系统及方法可以避开“对于同一激活行的读写访问之间存在的时间间隔较大”这一问题对访存性能的影响，并可以减少数据总线的读写方向切换次数，从而提高了访存带宽。
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公开(公告)号：CN113900816B
公开(公告)日：2024-03-22
申请号：CN202111201772.8
申请日：2021-10-15
Applicant: 无锡江南计算技术研究所
IPC: G06F9/50
Abstract: 本发明实施例提供一种多深度缓冲激活重发方法及装置，所述方法包括：高速缓冲存储器接收到访存请求，获取访存请求的请求地址，根据请求地址判断访存请求是否命中；未命中则发送访存请求进入脱靶缓冲，并设置第一重发标识位；高速缓冲存储器接收到后续未命中请求时，获取后续未命中请求后续地址，与请求地址进行地址相关性判断；当不相关时，发送后续未命中请求进入脱靶缓冲，设置第二重发标识位；检测到脱靶缓冲中的访存请求和后续未命中请求完成从主存装载后，通过激活重发步骤，对脱靶缓冲中的访存请求进行重发。采用本方法能够支持访存请求的乱序发射和乱序完成，同时保证脱靶请求重发后的正确性，从而提高数据Cache的性能和效率。
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