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公开(公告)号：CN110704260A
公开(公告)日：2020-01-17
申请号：CN201910857719.X
申请日：2019-09-11
Applicant: 无锡江南计算技术研究所
IPC: G06F11/22
Abstract: 一种用于处理器IO寄存器测试激励的可重用方法，属于计算机体系结构处理器技术领域。方法包括定义IO寄存器读写测试用的父类；在部件级或芯片级的IO接口上，实现继承上述父类的测试子类。本发明不用重复开发同一IO寄存器在不同测试环境下的测试激励，显著减少测试激励开发总量，加快了IO寄存器相关的错误收敛速度，压缩了处理器验证周期。测试激励可继承性良好，易用性增强。
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公开(公告)号：CN110704234A
公开(公告)日：2020-01-17
申请号：CN201910861709.3
申请日：2019-09-12
Applicant: 无锡江南计算技术研究所
IPC: G06F11/10 , G06F11/22 , G06F11/263
Abstract: 本发明涉及芯片验证技术领域，具体涉及一种存控数据传输错误注入方法。本发明通过以下技术方案得以实现的：一种存控数据传输错误注入方法，包含如下步骤；步骤S01：抽象数据传输协议步骤，对数据传输协议进行抽象处理，从而保证错误注入与协议产生交底的耦合度；步骤S02：故障模型抽象步骤，对注错模块进行配置；步骤S03：注入方式配置步骤，对焦点及伪随机设计进行设置。本发明的目的是提供一种存控数据传输错误注入方法，能够使用统一的错误注入接口，注入定向错误或伪随机错误，提高待测设计的容错功能测试效率，大大降低测试集开发工作量。
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公开(公告)号：CN115470449A
公开(公告)日：2022-12-13
申请号：CN202211046679.9
申请日：2022-08-30
Applicant: 无锡江南计算技术研究所
Abstract: 本发明涉及机器学习技术领域，具体包括一种矩阵乘运算脉动阵列装置及区间配置累加方法，包括呈矩阵排列的运算核心、北向数据加载器、西向数据整形与加载器、累加缓冲器、累加器缓冲控制器、结果写回控制器和本地局部存储器，累加结果回写控制器与累加缓冲器连接，运算核心包括乘法器、加法器和累加数据寄存器，乘法器接收北向数据和西向数据，乘法器计算北向数据和西向数据的乘积，加法器与乘法器及累加数据寄存器连接，加法器计算乘法器输出值与累加数据寄存器值的和。本发明的有益技术效果包括：提高矩阵乘法运算效率，能够灵活配置结果的缓存位置，便于结果的回写。
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公开(公告)号：CN113361220A
公开(公告)日：2021-09-07
申请号：CN202110692450.1
申请日：2021-06-22
Applicant: 无锡江南计算技术研究所
IPC: G06F30/33
Abstract: 本发明公开了一种对集成电路设计自动裁剪的验证环境构建方法及装置，该方法包括提取集成电路中被裁剪模块的顶层文件，分析顶层文件，得到顶层数据信息；基于顶层数据信息，确定被裁剪模块在对应的空顶层模块的处理方式；对顶层文件进行全文检索，基于各处理方式对检索到的匹配内容进行剪裁后输出至空顶层模块中，生成空顶层文件；构建验证环境，将空顶层文件加入至编译列表，并在被裁剪模块的实例化处基于空顶层模块进行模块名替换，完成裁剪。本发明实现了通过对设计进行自动裁剪的方式将包含众多重复或不同模块的芯片裁剪成各种形态的全新验证环境，一定程度上增加验证覆盖面。
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公开(公告)号：CN110727583A
公开(公告)日：2020-01-24
申请号：CN201910845696.0
申请日：2019-09-09
Applicant: 无锡江南计算技术研究所
IPC: G06F11/36
Abstract: 本发明涉及芯片验证技术领域，具体涉及一种基于可扩展验证组件构建验证环境的方法。本发明通过以下技术方案得以实现的：一种基于可扩展验证组件构建验证环境的方法，包含如下步骤：环境构成要素排序步骤：将的环境构成要素分析，根据所述构成要素的可扩展性和通用性进行排序；元素分层步骤：从底到下分成若干元素层，可扩展性和通用性最好的元素放置在最底层；验证组件形成步骤；验证环境框架定义步骤：利用脚本组件库将所述验证组件装填，构成实际运行的验证环境。本发明的目的是提供一种基于可扩展验证组件构建验证环境的方法，即使面对复杂芯片的验证时，依旧可以有针对性的快速构建验证环境，大大提升验证环境的构建效率。
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Patent Agency Ranking
公开(公告)号：CN110727584B
公开(公告)日：2021-04-30
申请号：CN201910850481.8
申请日：2019-09-10
Applicant: 无锡江南计算技术研究所
IPC: G06F11/36
Abstract: 一种处理器硅前验证用的RTL与参考模型实时比较方法，属于中央处理器芯片硅前功能正确性验证技术领域。方法包括步骤S01，当监测到RTL的通用寄存器回写信号时，将RTL回写的值记录于Testbench中的RTL缓冲内；步骤S02，比较Testbench中的RTL缓冲中条目和Testbench中参考模型缓冲中条目，若相等，则返回步骤S01，若不相等，则报错退出。本发明能够支持不同体系结构的处理器运行结果的正确性的实时比较，可在处理器的正确性验证中实现指令级的精确结果比较，提高验证环境构建速度和可靠性，提高处理器验证效率，降低处理器验证的难度和门槛。
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公开(公告)号：CN102788952A
公开(公告)日：2012-11-21
申请号：CN201210325620.3
申请日：2012-09-05
Applicant: 无锡江南计算技术研究所
IPC: G01R31/28
Abstract: 本发明提供了一种芯片测试方法。建立用于模拟待测芯片的芯片功能的参考模型。将随机测试激励在参考模型中运行，并且将随机测试激励的运行轨迹利用MD5算法进行压缩，以便得到一个标准参考值。将与随机测试激励一致的随机测试程序和MD5算法程序加载到芯片中，并且，所述MD5算法程序与所述第二步骤中的MD5算法相对应。使芯片运行随机测试程序。使芯片运行MD5算法程序，从而把随机测试激励的运行轨迹压缩成实际运行值。将芯片的实际运行值从芯片中扫描出来。将从芯片中扫描出来的实际运行值与参考模型的标准参考值进行比较，从而验证芯片的功能正确性。
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公开(公告)号：CN110727611B
公开(公告)日：2022-01-07
申请号：CN201910848710.2
申请日：2019-09-09
Applicant: 无锡江南计算技术研究所
IPC: G06F12/0831 , G06F11/22
Abstract: 本发明涉及芯片验证技术领域，具体涉及一种带状态监测的可配置一致性验证方法。本发明通过以下技术方案得以实现的：一种带状态监测的可配置一致性验证系统，包含片上网络以及片上网络连接的核组，每个所述核组包含核心、存储控制器和访存一致性处理部件；所述核心用于生成与发送激励；所述访存一致性处理部件接收来自所述核心发送来的激励并从所述存储控制器中取得结果返还至所述核心；所述核心还用于对所述结果进行验证；还包含动态监测模块。本发明的目的是提供一种带状态监测的可配置一致性验证方法，不仅能快速灵活的构建Cache一致性验证环境，且能动态实时的监测各个模块的状态。
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公开(公告)号：CN110795897A
公开(公告)日：2020-02-14
申请号：CN201910841142.3
申请日：2019-09-06
Applicant: 无锡江南计算技术研究所
Abstract: 本发明涉及芯片验证技术领域，具体涉及一种针对多种错误类型的片上存储器BIST验证方法。本发明通过以下技术方案得以实现的：一种针对多种错误类型的片上存储器BIST验证方法，S01、验证环境搭建步骤、S02、激励规则制定步骤、S03、造错模块添加步骤、S04、结果验证步骤。本发明的目的是提供一种针对多种错误类型的片上存储器BIST验证方法，在测试过程中，充分遍历实现BIST测试中所有可出现的错误类型，保证测试修复逻辑的正确性并提升操作效率。
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公开(公告)号：CN110795299A
公开(公告)日：2020-02-14
申请号：CN201910861818.5
申请日：2019-09-12
Applicant: 无锡江南计算技术研究所
IPC: G06F11/263 , G06F7/483 , G06F7/499
Abstract: 本发明涉及计算机设计验证技术领域，具体涉及浮点验证数据空间压缩方法。本发明通过以下技术方案得以实现的：浮点验证数据空间压缩方法，对以下三个内容进行数据空间的压缩：内容一：根据浮点数据格式进行压缩；内容二：根据舍入功能点特殊值进行压缩；内容三：根据溢出功能点特殊值进行压缩；在所述内容一中，对各种浮点格式特殊值构成的排列组合作为激励内容进行验证。本发明的目的是提供一种有效的压缩验证数据空间的方法，对浮点部件进行高效模拟验证，通过对IEEE-754浮点标准和各种浮点运算算法的深入分析，建立了一套高效的模拟验证环境，在短时间内成功高效完成对浮点部件的验证。
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