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公开(公告)号：CN113391970B
公开(公告)日：2024-03-22
申请号：CN202110772402.3
申请日：2021-07-08
Applicant: 无锡江南计算技术研究所
Abstract: 本发明公开了一种面向异构众核处理器的芯片测试方法及装置，该方法包括识别待测异构众核处理器中的各控制核心和各运算核组；在各控制核心中装载相同的控制核心测试向量，并在各运算核心中装载相同的运算核心测试向量；获取待测异构众核处理器的设计频率，在测试环境中分别对所述控制核心测试向量与运算核心测试向量进行并行测试；基于两两比较运算核心测试向量的第一运算结果得到运算核心测试向量的第一测试结果，并基于控制核心测试向量的第二运算结果得到控制核心测试向量的第二测试结果后，合并第一测试结果与第二测试结果，得到最终测试结果。本发明实现了有效减少单片测试，降低测试成本，简化了异构众核处理器芯片的分类标准。
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公开(公告)号：CN113391970A
公开(公告)日：2021-09-14
申请号：CN202110772402.3
申请日：2021-07-08
Applicant: 无锡江南计算技术研究所
Abstract: 本发明公开了一种面向异构众核处理器的芯片测试方法及装置，该方法包括识别待测异构众核处理器中的各控制核心和各运算核组；在各控制核心中装载相同的控制核心测试向量，并在各运算核心中装载相同的运算核心测试向量；获取待测异构众核处理器的设计频率，在测试环境中分别对所述控制核心测试向量与运算核心测试向量进行并行测试；基于两两比较运算核心测试向量的第一运算结果得到运算核心测试向量的第一测试结果，并基于控制核心测试向量的第二运算结果得到控制核心测试向量的第二测试结果后，合并第一测试结果与第二测试结果，得到最终测试结果。本发明实现了有效减少单片测试，降低测试成本，简化了异构众核处理器芯片的分类标准。
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公开(公告)号：CN110727611A
公开(公告)日：2020-01-24
申请号：CN201910848710.2
申请日：2019-09-09
Applicant: 无锡江南计算技术研究所
IPC: G06F12/0831 , G06F11/22
Abstract: 本发明涉及芯片验证技术领域，具体涉及一种带状态监测的可配置一致性验证方法。本发明通过以下技术方案得以实现的：一种带状态监测的可配置一致性验证系统，包含片上网络以及片上网络连接的核组，每个所述核组包含核心、存储控制器和访存一致性处理部件；所述核心用于生成与发送激励；所述访存一致性处理部件接收来自所述核心发送来的激励并从所述存储控制器中取得结果返还至所述核心；所述核心还用于对所述结果进行验证；还包含动态监测模块。本发明的目的是提供一种带状态监测的可配置一致性验证方法，不仅能快速灵活的构建Cache一致性验证环境，且能动态实时的监测各个模块的状态。
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公开(公告)号：CN110727584A
公开(公告)日：2020-01-24
申请号：CN201910850481.8
申请日：2019-09-10
Applicant: 无锡江南计算技术研究所
IPC: G06F11/36
Abstract: 一种处理器硅前验证用的RTL与参考模型实时比较方法，属于中央处理器芯片硅前功能正确性验证技术领域。方法包括步骤S01，当监测到RTL的通用寄存器回写信号时，将RTL回写的值记录于Testbench中的RTL缓冲内；步骤S02，比较Testbench中的RTL缓冲中条目和Testbench中参考模型缓冲中条目，若相等，则返回步骤S01，若不相等，则报错退出。本发明能够支持不同体系结构的处理器运行结果的正确性的实时比较，可在处理器的正确性验证中实现指令级的精确结果比较，提高验证环境构建速度和可靠性，提高处理器验证效率，降低处理器验证的难度和门槛。
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公开(公告)号：CN110727401A
公开(公告)日：2020-01-24
申请号：CN201910846714.7
申请日：2019-09-09
Applicant: 无锡江南计算技术研究所
IPC: G06F3/06
Abstract: 一种访存系统，计算机体系结构与处理器微结构设计技术领域。系统包括存储控制器和存储器；存储器为由两组存储颗粒构成的128位存储器，每组存储颗粒为64位；存储控制器包括用户接口、第一控制通路CCH0、第二控制通路CCH1、第一数据通路DCH0和第二数据通路DCH1；用户接口用于接收上层访存请求并将其分发至第一控制通路CCH0、第二控制通路CCH1、第一数据通路DCH0和第二数据通路DCH1，之后负责收集响应并返回；在单通道模式下，第一控制通路CCH0或第二控制通路CCH1用于同时管理第一数据通路DCH0和第二数据通路DCH1；在双通道模式下，第一控制通路CCH0和第二控制通路CCH1分别管理第一数据通路DCH0和第二数据通路DCH1。本发明能灵活配置成支持高可靠的应用场景和高带宽的应用场景。
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Patent Agency Ranking
公开(公告)号：CN110704234B
公开(公告)日：2023-05-23
申请号：CN201910861709.3
申请日：2019-09-12
Applicant: 无锡江南计算技术研究所
IPC: G06F11/10 , G06F11/22 , G06F11/263
Abstract: 本发明涉及芯片验证技术领域，具体涉及一种存控数据传输错误注入方法。本发明通过以下技术方案得以实现的：一种存控数据传输错误注入方法，包含如下步骤；步骤S01：抽象数据传输协议步骤，对数据传输协议进行抽象处理，从而保证错误注入与协议产生交底的耦合度；步骤S02：故障模型抽象步骤，对注错模块进行配置；步骤S03：注入方式配置步骤，对焦点及伪随机设计进行设置。本发明的目的是提供一种存控数据传输错误注入方法，能够使用统一的错误注入接口，注入定向错误或伪随机错误，提高待测设计的容错功能测试效率，大大降低测试集开发工作量。
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公开(公告)号：CN115345290A
公开(公告)日：2022-11-15
申请号：CN202211017020.0
申请日：2022-08-24
Applicant: 无锡江南计算技术研究所
Abstract: 本发明公开了一种实现归约算法的方法及装置，涉及人工智能技术领域，包括：获取从接口发来的访存请求时，判断该访存请求是否是规约读请求；如果是规约读请求，则将一个访存请求按地址拆为多个请求，并悬挂至悬挂缓冲：当收到带规约标志的响应时，在悬挂缓冲中进行规约操作；当收齐多个存储控制器返回的响应时，将规约出的结果作为一个响应返回给接口。本发明使用较小的逻辑代价，高效实现了多核人工智能处理器归约算法，避免了大量重复的访存操作，实现最大化的数据利用率。
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公开(公告)号：CN110727583B
公开(公告)日：2022-11-15
申请号：CN201910845696.0
申请日：2019-09-09
Applicant: 无锡江南计算技术研究所
IPC: G06F11/36
Abstract: 本发明涉及芯片验证技术领域，具体涉及一种基于可扩展验证组件构建验证环境的方法。本发明通过以下技术方案得以实现的：一种基于可扩展验证组件构建验证环境的方法，包含如下步骤：环境构成要素排序步骤：将的环境构成要素分析，根据所述构成要素的可扩展性和通用性进行排序；元素分层步骤：从底到下分成若干元素层，可扩展性和通用性最好的元素放置在最底层；验证组件形成步骤；验证环境框架定义步骤：利用脚本组件库将所述验证组件装填，构成实际运行的验证环境。本发明的目的是提供一种基于可扩展验证组件构建验证环境的方法，即使面对复杂芯片的验证时，依旧可以有针对性的快速构建验证环境，大大提升验证环境的构建效率。
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公开(公告)号：CN110795897B
公开(公告)日：2021-06-22
申请号：CN201910841142.3
申请日：2019-09-06
Applicant: 无锡江南计算技术研究所
Abstract: 本发明涉及芯片验证技术领域，具体涉及一种针对多种错误类型的片上存储器BIST验证方法。本发明通过以下技术方案得以实现的：一种针对多种错误类型的片上存储器BIST验证方法，S01、验证环境搭建步骤、S02、激励规则制定步骤、S03、造错模块添加步骤、S04、结果验证步骤。本发明的目的是提供一种针对多种错误类型的片上存储器BIST验证方法，在测试过程中，充分遍历实现BIST测试中所有可出现的错误类型，保证测试修复逻辑的正确性并提升操作效率。
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公开(公告)号：CN110727401B
公开(公告)日：2021-03-02
申请号：CN201910846714.7
申请日：2019-09-09
Applicant: 无锡江南计算技术研究所
IPC: G06F3/06
Abstract: 一种访存系统，计算机体系结构与处理器微结构设计技术领域。系统包括存储控制器和存储器；存储器为由两组存储颗粒构成的128位存储器，每组存储颗粒为64位；存储控制器包括用户接口、第一控制通路CCH0、第二控制通路CCH1、第一数据通路DCH0和第二数据通路DCH1；用户接口用于接收上层访存请求并将其分发至第一控制通路CCH0、第二控制通路CCH1、第一数据通路DCH0和第二数据通路DCH1，之后负责收集响应并返回；在单通道模式下，第一控制通路CCH0或第二控制通路CCH1用于同时管理第一数据通路DCH0和第二数据通路DCH1；在双通道模式下，第一控制通路CCH0和第二控制通路CCH1分别管理第一数据通路DCH0和第二数据通路DCH1。本发明能灵活配置成支持高可靠的应用场景和高带宽的应用场景。
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