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公开(公告)号：CN113161417A
公开(公告)日：2021-07-23
申请号：CN202110272449.3
申请日：2021-03-12
Applicant: 大连芯冠科技有限公司
IPC: H01L29/778 , H01L23/498
Abstract: 本发明提供了一种提高GaN HEMT垂直方向抗击穿能力的封装结构，包括：GaN HEMT，所述GaN HEMT的源极、漏极和栅极三电极均位于第一表面，与所述第一表面相对的第二表面设置衬底；双面覆金属陶瓷基板，所述双面覆金属陶瓷基板的上表面金属层通过焊料与GaN HEMT的衬底相连；还包括：第一电阻和第二电阻，所述第一电阻的一端与GaN HEMT的漏极相连、另一端与所述双面覆金属陶瓷基板的上表面金属层相连，第二电阻的一端与所述双面覆金属陶瓷基板的上表面金属层相连，另一端与GaN HEMT源极相连。本发明主要利用电阻实现衬底电压的调节，实现GaN HEMT漏极与衬底压差、源极与衬底压差的优化电压分配，进而提高GaN HEMT垂直方向上的抗击穿能力。
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公开(公告)号：CN108091687B
公开(公告)日：2020-10-27
申请号：CN201711408893.3
申请日：2017-12-22
Applicant: 大连芯冠科技有限公司
Inventor： 王荣华
IPC: H01L29/06 , H01L29/778 , H01L21/335
Abstract: 本发明公开一种具有等离子体钝化层的GaNHEMT，由下至上依次为衬底、缓冲层、GaN或InGaN沟道层及InxAlyGa1‑x‑yN势垒层，所述InxAlyGa1‑x‑yN势垒层边缘有隔离区，在隔离区之内有源区的InxAlyGa1‑x‑yN势垒层表面有源电极、漏电极及栅电极，所述InxAlyGa1‑x‑yN势垒层上有等离子体钝化层。制备方法是制备预处理器件，将预处理器件置于反应腔内，将反应腔抽真空；向反应腔通入气体并使腔体压强达到3毫托~10托，开启功率小于200瓦的射频源使气体形成等离子体，所述气体为含F气体、含O气体、含Cl气体、氮气以及氩气中的至少一种；预处理器件在等离子体环境下保留0.5~5分钟；制成具有等离子体钝化层的GaN HEMT。
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公开(公告)号：CN110676189A
公开(公告)日：2020-01-10
申请号：CN201910918010.6
申请日：2019-09-26
Applicant: 大连理工大学 , 大连芯冠科技有限公司
Abstract: 本申请公开了一种确定GaN cascode器件失效位置的测试分析方法，属于半导体芯片的可靠性测试领域。技术要点是：对器件的栅极漏电水平Igss进行测量；对器件在关态低漏级电压下的漏级漏电水平Idss@LV进行测量；对器件在关态高漏级电压下的漏电水平Idss@HV进行测量；通过测试结果分析对照表可以确定器件内部的失效位置，同时明确器件失效的原理和模型。有益效果：本发明所述的确定GaN cascode器件失效位置的测试分析方法将传统测试的繁琐流程简化为三步，且无需解封步骤，在保证测试分析结果准确性同时能快速准确地得出器件的失效位置和原理。
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公开(公告)号：CN109308999A
公开(公告)日：2019-02-05
申请号：CN201811145352.0
申请日：2018-09-29
Applicant: 大连芯冠科技有限公司
IPC: H01L21/28
Abstract: 本发明公开一种工艺流程简单、成本低、效率高的选择性刻蚀制备功率器件多场板的方法，按照如下步骤进行：在基片上制备介质层；在介质层上制备刻蚀牺牲层；去除刻蚀牺牲层的部分区域至介质层界面，所述部分区域为多场板台阶最底层的正投影面积；以刻蚀牺牲层为掩膜对介质层进行刻蚀，刻蚀至多场板台阶的一个台阶深度；只对刻蚀牺牲层进行刻蚀，横向刻蚀至多场板台阶的一个台阶长度；判断台阶数量是否达到多场板结构要求，否，返回d步骤；是，向下进行；去除剩余的刻蚀牺牲层；在多场板台阶处制备多场板。
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公开(公告)号：CN108803261A
公开(公告)日：2018-11-13
申请号：CN201810583861.5
申请日：2018-06-08
Applicant: 大连芯冠科技有限公司
Abstract: 本发明公开一种方便正胶剥离的金属图形加工方法，有在基片上匀正胶、前烘、曝光、显影、制备金属层及剥离步骤，所述曝光与显影之间对光刻胶表面加热处理0.5~30分钟，使光刻胶表面与底面温差为5~20℃。相对高温的上层光刻胶具有较低的显影液溶解速度，使得显影后胶条表现出如同负胶而产生的上宽下窄的倒梯形结构，金属会在胶边缘的位置断开，剥离溶剂容易穿过裂缝溶解光刻胶，使得胶上金属脱离，实现金属剥离。解决了负胶易残留及双层正胶成本高的问题，可提高剥离后基片表面的洁净度，降低金属图形制作成本。
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Patent Agency Ranking
公开(公告)号：CN109585326B
公开(公告)日：2022-11-22
申请号：CN201811500627.8
申请日：2018-12-10
Applicant: 大连芯冠科技有限公司
IPC: H01L21/66
Abstract: 本发明公开一种工艺流程简单、节约成本及效率高的氮化镓外延片垂直漏电流与霍尔效应复合测试方法，依次按照如下步骤进行：将势垒层表面分出垂直漏电流测试区域及霍尔效应测试区域；进行第一次光刻，使垂直漏电流测试区域全部暴露，霍尔效应测试区域正方形测试单元间的隔离区暴露；进行第一次刻蚀，刻蚀深及沟道层；去胶；利用第一荫罩板进行电极蒸镀或溅射，所述第一荫罩板上均布有第一电极沉积通孔；垂直漏电流测试；欧姆接触退火；霍尔效应测试。
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公开(公告)号：CN113782511A
公开(公告)日：2021-12-10
申请号：CN202110987115.4
申请日：2021-08-26
Applicant: 大连芯冠科技有限公司
IPC: H01L23/492 , H01L25/07 , H01L29/20 , H01L29/778 , H01L29/78
Abstract: 本发明涉及基于表面等电势硅基板制成的级联型GaN器件，其包括框架载体、设置在框架载体上的GaN HEMT和硅基板、设置在硅基板上的MOSFET，其中GaN HEMT和MOSFET均具有D极、S极和G极，硅基板厚度d≤150μm；MOSFET的D极和S极分别与硅基板的上、下表面电性连接并形成等电势。本发明使用150μm以下硅基板替换陶瓷基板，并且所用硅基板的上下表面能够与MOSFET的D极和S极形成等电势，不仅能够降低封装贴片工艺的难度，减少贴片总材料数量，降低了对封装外形选择的限制，方便兼容行业常规的封装外形；而且还能够起到避免达到其雪崩电压，解决器件会因MOSFET D、S电极或GaN HEMT G、S电极击穿而失效的问题。
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公开(公告)号：CN110246890A
公开(公告)日：2019-09-17
申请号：CN201910513344.5
申请日：2019-06-14
Applicant: 大连芯冠科技有限公司
IPC: H01L29/06 , H01L21/335 , H01L29/778
Abstract: 本发明公开一种可减少漏电通道的HEMT器件的外延结构，包括硅衬底及依次形成的AlN缓冲层、AlxGa1-xN缓冲层及GaN层，在所述硅衬底和AlN缓冲层之间有厚度为10~100nm的含碳化硅多晶混合物的过渡层，所述含碳化硅多晶混合物的过渡层按照如下方法制备：将硅衬底置于MOCVD机台，在900~1100℃条件下通入硅源气体，流量为20~60sccm，生长时间为1~30s，之后在保持所述硅源输入的同时以流量为200~400sccm通入碳源，生长时间为1~10mins。
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公开(公告)号：CN109814020A
公开(公告)日：2019-05-28
申请号：CN201910162437.8
申请日：2019-03-05
Applicant: 大连芯冠科技有限公司
IPC: G01R31/26
Abstract: 本发明公开一种功率半导体器件功率循环测试系统，设有控制电路及由控制电路控制的稳压电源、制冷装置及被测器件驱动电路；所述稳压电源的输出分别与多个检测支路相接；所述检测支路设有与稳压电源相接的检流电阻，与检测电阻串联有由控制电路控制开断的低阻开关器件，与低阻开关器件并联有分压电阻，所述检流电阻两端与模拟信号选择电路相接，模拟信号选择电路的输出与电压信号采集电路相接；所述电压信号采集电路的输出与控制电路相接；测试时，所述被测器件驱动电路与被测器件栅极相接，所述低阻开关器件与被测器件相串联，所述模拟信号选择电路亦接于被测器件源极与漏极之间。
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公开(公告)号：CN109585326A
公开(公告)日：2019-04-05
申请号：CN201811500627.8
申请日：2018-12-10
Applicant: 大连芯冠科技有限公司
IPC: H01L21/66
Abstract: 本发明公开一种工艺流程简单、节约成本及效率高的氮化镓外延片垂直漏电流与霍尔效应复合测试方法，依次按照如下步骤进行：将势垒层表面分出垂直漏电流测试区域及霍尔效应测试区域；进行第一次光刻，使垂直漏电流测试区域全部暴露，霍尔效应测试区域正方形测试单元间的隔离区暴露；进行第一次刻蚀，刻蚀深及沟道层；去胶；利用第一荫罩板进行电极蒸镀或溅射，所述第一荫罩板上均布有第一电极沉积通孔；垂直漏电流测试；欧姆接触退火；霍尔效应测试。
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