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公开(公告)号：CN109308999B
公开(公告)日：2022-03-29
申请号：CN201811145352.0
申请日：2018-09-29
Applicant: 大连芯冠科技有限公司
IPC: H01L21/28
Abstract: 本发明公开一种工艺流程简单、成本低、效率高的选择性刻蚀制备功率器件多场板的方法，按照如下步骤进行：在基片上制备介质层；在介质层上制备刻蚀牺牲层；去除刻蚀牺牲层的部分区域至介质层界面，所述部分区域为多场板台阶最底层的正投影面积；以刻蚀牺牲层为掩膜对介质层进行刻蚀，刻蚀至多场板台阶的一个台阶深度；只对刻蚀牺牲层进行刻蚀，横向刻蚀至多场板台阶的一个台阶长度；判断台阶数量是否达到多场板结构要求，否，返回d步骤；是，向下进行；去除剩余的刻蚀牺牲层；在多场板台阶处制备多场板。
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公开(公告)号：CN108598162B
公开(公告)日：2022-03-29
申请号：CN201810436768.1
申请日：2018-05-09
Applicant: 大连芯冠科技有限公司
IPC: H01L29/778 , H01L29/06 , H01L21/335
Abstract: 本发明公开一种具有极化匹配势垒层的增强型GaN HEMT，由下至上依次为衬底、缓冲层、沟道层及AlxInyGa1‑x‑yN势垒层，所述AlxInyGa1‑x‑yN势垒层边缘有隔离区，在隔离区之内有源区的AlxInyGa1‑x‑yN势垒层上有源电极、漏电极及栅电极，所述AlxInyGa1‑x‑yN势垒层由极化强度大于沟道层的极化不匹配势垒层和极化强度与沟道层匹配的极化匹配势垒层拼成，所述极化匹配势垒层位于栅电极正投影下方区域内。具有高阈值电压及低沟道导通电阻，制备方法稳定可重复且均匀性高。
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公开(公告)号：CN109346513B
公开(公告)日：2021-09-24
申请号：CN201811145381.7
申请日：2018-09-29
Applicant: 大连芯冠科技有限公司
IPC: H01L29/207 , H01L29/06 , H01L21/02 , C30B25/18
Abstract: 本发明公开一种可提高晶体质量和耐压性能的氮化物外延层，有衬底、AlN缓冲层、AlxGa1‑xN缓冲层及GaN层，AlN缓冲层上表面有孔洞，所述孔洞内插接有MgxN纳米柱。制备方法依次按照如下步骤进行：在衬底上生长AlN缓冲层；控制反应室的压力为50~150mbar，以150~500 sccm的流量向反应室内通入金属镁元素5~30 s；依次生长AlxGa1‑xN缓冲层及GaN层。
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公开(公告)号：CN111312585A
公开(公告)日：2020-06-19
申请号：CN202010147206.2
申请日：2020-03-05
Applicant: 大连芯冠科技有限公司
IPC: H01L21/205 , H01L21/335
Abstract: 本发明属于半导体技术领域，主要运用在第三代化合物半导体及功率器件，具体是一种低位错密度氮化物的外延层生长方法。所述方法在缓冲层AlN和缓冲层AlxGa1-xN的生长过程中通入卤化物，HCl、HBr、CCl4或CBr4。本发明的制备方法避免了在气相中形成AlN颗粒，从而来提高了Al原子的薄膜表面迁移率。
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公开(公告)号：CN113990941A
公开(公告)日：2022-01-28
申请号：CN202111255288.3
申请日：2021-10-27
Applicant: 大连芯冠科技有限公司
IPC: H01L29/267 , H01L21/02 , C23C16/30 , C23C16/34
Abstract: 本发明涉及一种氮化镓异质外延层，由下至上包括硅衬底、缓冲层和GaN层，其特征在于：还包括设置在所述硅衬底和所述缓冲层之间的厚度为500‑2000nm的Si3N4层，所述缓冲层的组分为AlxGa1‑xN，其中0.05≤x≤0.45。该外延层的制备方法为在硅衬底上采用金属有机化合物化学气相沉淀MOCVD法或等离子体增强化学气相沉积PECVD法，以硅烷或氯硅烷与NH3为原料并控制生长工艺参数生长Si3N4层，之后继续生长AlxGa1‑xN缓冲层和GaN层。该外延层只需要相对比较薄的GaN层就可以达到目前功率器件的性能，提高整体外延层的晶体质量，从而提升HEMT器件的电子迁移率、高耐压及低漏电流等电学特性。
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Patent Agency Ranking
公开(公告)号：CN110676189B
公开(公告)日：2021-09-14
申请号：CN201910918010.6
申请日：2019-09-26
Applicant: 大连理工大学 , 大连芯冠科技有限公司
Abstract: 本申请公开了一种确定GaN cascode器件失效位置的测试分析方法，属于半导体芯片的可靠性测试领域。技术要点是：对器件的栅极漏电水平Igss进行测量；对器件在关态低漏级电压下的漏级漏电水平Idss@LV进行测量；对器件在关态高漏级电压下的漏电水平Idss@HV进行测量；通过测试结果分析对照表可以确定器件内部的失效位置，同时明确器件失效的原理和模型。有益效果：本发明所述的确定GaN cascode器件失效位置的测试分析方法将传统测试的繁琐流程简化为三步，且无需解封步骤，在保证测试分析结果准确性同时能快速准确地得出器件的失效位置和原理。
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公开(公告)号：CN111337807A
公开(公告)日：2020-06-26
申请号：CN202010186109.4
申请日：2020-03-17
Applicant: 大连芯冠科技有限公司
Abstract: 本发明提供一种开关器件的高频高压动态导通电阻测试电路及测量方法，电路包括主路和测试支路；所述主路包括被测开关管、负载、检流电阻以及供电电源，所述被测开关管的漏极与所述负载串联并连接于供电电源正极，源极与检流电阻串联并连接供电电源负极；所述测试支路包括测试开关管及测试电阻，所述测试开关管的漏极与所述负载串联并连接于供电电源正极；通过控制所述测试开关管的开关来控制测试端电压，当被测开关管导通时，测试端电压为被测开关管的导通压降，当被测器件关断时测试端电压被钳制在低电压。本发明提出一种新的测试方法，实现了高压有效钳制，有效减少输出电容充放电引起的电压过冲现象，引入了零电压零电流开关的测量支路有效改善了震荡，提升测试精度。
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公开(公告)号：CN109490743A
公开(公告)日：2019-03-19
申请号：CN201811499473.5
申请日：2019-01-16
Applicant: 大连芯冠科技有限公司
IPC: G01R31/26
Abstract: 本发明公开一种半导体晶圆PCM测试方法，在硬件上设置了连接于测试源表和探针排之间并与电脑控制端口相接的开关矩阵，软件上增加了测试项目档案管理。电脑控制探针台进行PCM切换后，只需控制载台在一个PCM各个测试结构中移动、控制开关矩阵实现各种测试方法与源表的接线转换、控制不同测试程序的调用，即可完成对PCM所有测试结构的测试，操作简单，可有效提高测试效率。
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公开(公告)号：CN109346513A
公开(公告)日：2019-02-15
申请号：CN201811145381.7
申请日：2018-09-29
Applicant: 大连芯冠科技有限公司
IPC: H01L29/207 , H01L29/06 , H01L21/02 , C30B25/18
Abstract: 本发明公开一种可提高晶体质量和耐压性能的氮化物外延层，有衬底、AlN缓冲层、AlxGa1-xN缓冲层及GaN层，AlN缓冲层上表面有孔洞，所述孔洞内插接有MgxN纳米柱。制备方法依次按照如下步骤进行：在衬底上生长AlN缓冲层；控制反应室的压力为50~150mbar，以150~500 sccm的流量向反应室内通入金属镁元素5~30 s；依次生长AlxGa1-xN缓冲层及GaN层。
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公开(公告)号：CN108598162A
公开(公告)日：2018-09-28
申请号：CN201810436768.1
申请日：2018-05-09
Applicant: 大连芯冠科技有限公司
IPC: H01L29/778 , H01L29/06 , H01L21/335
Abstract: 本发明公开一种具有极化匹配势垒层的增强型GaN HEMT，由下至上依次为衬底、缓冲层、沟道层及AlxInyGa1-x-yN势垒层，所述AlxInyGa1-x-yN势垒层边缘有隔离区，在隔离区之内有源区的AlxInyGa1-x-yN势垒层上有源电极、漏电极及栅电极，所述AlxInyGa1-x-yN势垒层由极化强度大于沟道层的极化不匹配势垒层和极化强度与沟道层匹配的极化匹配势垒层拼成，所述极化匹配势垒层位于栅电极正投影下方区域内。具有高阈值电压及低沟道导通电阻，制备方法稳定可重复且均匀性高。
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