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公开(公告)号：CN104035896A
公开(公告)日：2014-09-10
申请号：CN201410254412.8
申请日：2014-06-10
Applicant: 复旦大学
IPC: G06F13/16
Abstract: 本发明属于多核处理器设计技术领域，具体为一种适用于2.5D多核系统的融合存储器的片外加速器。该片外加速器包括：逻辑控制电路（包括指令译码器、状态寄存器）、存储器（以阵列方式组织）、加速器、可配置互连网络。逻辑控制电路从处理器端接收配置包，经过解析，对相应的链路进行配置，决定存储器的输出数据是否经过加速逻辑返回处理器。本发明结构适用于面向特定应用的2.5D多核处理系统，可以降低由于片间访存延时较大而引起的性能损失，存储器输出数据可以选择经过不同的加速单元进行计算和输出，具有一定的灵活性。
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公开(公告)号：CN104008084A
公开(公告)日：2014-08-27
申请号：CN201410237881.9
申请日：2014-06-02
Applicant: 复旦大学
Abstract: 本发明属于多核处理器技术领域，具体为一种可拓展的2.5D多核处理器架构。本发明由两维网格结构的片上网络互连的多核处理器芯片，通过SerDes接口提供的高速数据传输通道和拓展的芯片通信。纵向上，处理器通过片外存储接口和片外存储器进行单字读写和直接数据访存操作；横向上，处理器通过片外加速接口和片外加速器进行控制和数据交互；通过软件配置片间接口处的数据选择器，本发明还支持纵向和横向的多核芯片拓展。上述不同的互连芯片通过2.5D工艺键合在同一块衬底并集成在一个封装内部。本发明灵活地支持传统2D多核处理器的存储空间的拓展、多种加速器的耦合以及核运算资源的拓展，提高芯片级IP的可复用性和系统级设计的可重构性，缩短大芯片设计周期，降低制造成本。
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公开(公告)号：CN103440210A
公开(公告)日：2013-12-11
申请号：CN201310365831.4
申请日：2013-08-21
Applicant: 复旦大学
CPC classification number: Y02D10/13
Abstract: 本发明属于微处理器技术领域，具体为一种异步时钟控制的寄存器堆读隔离方法。本发明基于一个包含基本流水线结构的微处理器构架，在访问寄存器堆流水级时，检测是否需要对寄存器堆进行读操作，如果发现对寄存器堆的读操作是无用的（无用的读操作包括两种情况：指令本身不需要访问寄存器堆，以及所需要的操作数可以通过反馈网络获取），则通过一个局部的异步时钟网络来保持住给寄存器堆的读地址，使之不变，由于寄存器堆的读操作是异步读出，则若地址保持不变，相应的逻辑就不会翻转，从而降低了无用的读寄存器堆功耗。
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公开(公告)号：CN103425620A
公开(公告)日：2013-12-04
申请号：CN201310365930.2
申请日：2013-08-20
Applicant: 复旦大学
Abstract: 本发明属于多核处理器技术领域，具体为一种基于多令牌环的加速器与处理器的耦合结构。该耦合结构包括：内环、外环、处理器、加速器，以及它们之间的三个接口模块；内环和外环，二者相互独立，分别按顺时针和逆时针方向传输数据；源节点（发送数据的处理器或加速器）根据路径最短原则来选择通过内环还是外环将数据传输至目的节点（接收数据的处理器或加速器）。本发明结构支持处理器与处理器之间、处理器与加速器之间以及加速器与加速器之间的数据传输，具有很强的灵活性。一个节点上的加速器可以被挂载在令牌环上的任何一个处理器访问，具有很强的共享性。
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公开(公告)号：CN103425498A
公开(公告)日：2013-12-04
申请号：CN201310363840.X
申请日：2013-08-20
Applicant: 复旦大学
Abstract: 本发明属于微处理器技术领域，具体涉及一种微处理器的指令存储器及其优化功耗的方法。本发明将指令存储器的位宽扩充为4条指令，并且，相应地对存储器的指令选择逻辑、选择信号、时钟信号进行修改，实现指令存储器的位宽扩展。另外，本发明还针对程序中可能出现的分支导致这种技术性能降低进行了功耗优化处理，保证本发明在有分支的情况下仍然能不差于原始的设计。与现有的架构相比，本发明提供的长指令字指令存储器及优化功耗的方法，能够在几乎不增加硬件开销、并且不影响处理器工作最高频率的情况下，有效地降低大部分嵌入式应用的访存功耗，从而降低整个处理器的功耗。
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Patent Agency Ranking
公开(公告)号：CN102385908A
公开(公告)日：2012-03-21
申请号：CN201110261855.6
申请日：2011-09-06
Applicant: 复旦大学
Abstract: 本发明属于集成电路存储单元设计技术领域，具体为一种多端口寄存器堆存储单元及其布局布线方法。耦合的反相器采用六管结构，读位线和耦合的反相器之间采用NMOS管隔离，以防止读破坏。内部连线和VSS全部采用金属层1（M1），有效的减小了布线层数。通过写字线使用金属层2（M2），读字线使用金属层4（M4）布线，可以有效减少字线之间的耦合电容，并且减弱了由于字线数目增多造成的单元面积增大。VDD采用M2进行水平方向布线，位线使用金属层3（M3）进行垂直方向布线。
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公开(公告)号：CN101834797A
公开(公告)日：2010-09-15
申请号：CN201010167572.0
申请日：2010-05-06
Applicant: 复旦大学
Abstract: 本发明属于可靠性计算技术领域，具体一种针对片上网络的低复杂度和可扩展的容错路由算法。本发明采用系统分区和分而治之各个击破的策略，针对中心区域、四个边界和四个角部区域不同部位的出错情况，该路由算法都可以很好的容纳。在某些节点出错的情况下整个系统仍旧可以工作，从而可以大大增强系统的容错能力和可持续服务能力，变相的提高了芯片的良品率和系统的使用寿命，降低了系统的成本。本发明适用于可靠性要求非常高的场合，比如航空航天、军用网络、金融交易、银行等关键领域，也适用于民用和消费电子等领域。
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公开(公告)号：CN105988970B
公开(公告)日：2019-10-01
申请号：CN201510073683.8
申请日：2015-02-12
IPC: G06F15/167
Abstract: 本发明实施例提供了一种共享存储数据的处理器和芯片。该处理器包括共享存储单元、控制器、第一簇和第二簇。其中，第一簇包括第一处理器核，第二簇包括第二处理器核。共享存储单元位于所述第一簇和所述第二簇之间，且能够与第一处理器核或第二处理器核通过总线连接，控制器与第一处理器核和第二处理器核通过总线连接，控制器用于控制第一处理器核将第一处理器核生成的数据写入所述共享存储单元，共享存储单元用于存储第一处理器核生成的数据，控制器还用于控制第二处理器核读取共享存储单元存储的第一处理器核生成的数据。本发明实施例通过增加共享存储单元和控制器，能够缩短簇间访问存储器中的数据的时间。
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公开(公告)号：CN104008084B
公开(公告)日：2017-01-18
申请号：CN201410237881.9
申请日：2014-06-02
Applicant: 复旦大学
Abstract: 本发明属于多核处理器技术领域，具体为一种可拓展的2.5D多核处理器架构。本发明由两维网格结构的片上网络互连的多核处理器芯片，通过SerDes接口提供的高速数据传输通道和拓展的芯片通信。纵向上，处理器通过片外存储接口和片外存储器进行单字读写和直接数据访存操作；横向上，处理器通过片外加速接口和片外加速器进行控制和数据交互；通过软件配置片间接口处的数据选择器，本发明还支持纵向和横向的多核芯片拓展。上述不同的互连芯片通过2.5D工艺键合在同一块衬底并集成在一个封装内部。本发明灵活地支持传统2D多核处理器的存储空间的拓展、多种加速器的耦合以及核运算资源的拓展，提高芯片级IP的可复用性和系统级设计的可重构性，缩短大芯片设计周期，降低制造成本。
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公开(公告)号：CN103259698B
公开(公告)日：2016-03-30
申请号：CN201310152474.3
申请日：2013-04-27
Applicant: 复旦大学
IPC: H04L12/26
Abstract: 本发明属于计算机片上网络系统的测试技术领域，具体为一种适用于片上网络的测试系统和方法。本发明的测试系统包括一个控制器和一个二维网格片上网络，控制器生成配置、测试信息和测试控制信号，实现全局同步测试；二维网格片上网络实现测试数据的接收和发送，片上网络中的所有路由器和IP核加入测试单元。本发明的测试方法分别对片上网络的所有链路和交换开关进行测试，并且是内建自测试（BIST）的，在增加一定硬件开销和测试周期下，能够有效覆盖所涉及的所有链路和交换开关错误，实现错误链路和交换开关的错误全覆盖，得到完整的片上网络全局的错误分布图，从而适用于二维网格片上网络的容错路由算法设计。
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