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公开(公告)号：CN101515312B
公开(公告)日：2012-07-18
申请号：CN200910130548.7
申请日：2009-03-27
Applicant: 复旦大学
IPC: G06F17/50
Abstract: 本发明涉及一种现场可编程器件FPGA逻辑单元模型及其通用装箱算法，它根据逻辑单元中所能实现用户电路逻辑功能类型进行分析和建模，按照其相互驱动情况可以分成三级，第一级为查找表，第二级为专用器件，第三级为时序器件，该模型能广泛地描述现有商用FPGA芯片逻辑单元结构。基于此模型本发明提出自下而上的通用逻辑单元装箱算法，该算法分别对用户电路中以专用器件为核心的器件、以时序器件为核心的器件和以查找表为核心的器件依次创建自定义逻辑器件，最后采用增益函数计算对这些自创的逻辑器件进行装箱，是处理各种逻辑单元装箱问题的一种普适性算法。既有广泛代表性，又具有通用性，同时也兼备实用性；时间开销性能优异，适用于大规模的用户电路。
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公开(公告)号：CN102214086A
公开(公告)日：2011-10-12
申请号：CN201110165740.7
申请日：2011-06-20
Applicant: 复旦大学
Abstract: 本发明属于并行处理器技术领域，具体为一种基于多核处理器的通用并行加速算法。本发明步骤包括：对于大规模、高密度数据计算，首先识别计算过程中的数据相关性，对于数据相关度低或者相互之间没有数据相关性的计算过程，将其分解出来成为独立的计算序列；将这些计算序列分配到多核处理器的各计算核心上执行，在执行过程中调度线程实现负载平衡，并且动态管理内存实现内存对齐；在计算核心运行完计算序列后，将各计算结果片段回收组合成完整的计算结果，实现较高的计算加速比。本发明基于多核处理器，例如GPGPU和CELL处理器等，实现了大规模数据计算并行化、并行线程优化调度、与多核处理器架构相关度小的通用加速运算。
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公开(公告)号：CN102054110A
公开(公告)日：2011-05-11
申请号：CN201110028805.3
申请日：2011-01-27
Applicant: 复旦大学
IPC: G06F17/50
Abstract: 本发明属于电子技术领域，具体为一种面向复杂FPGA可编程逻辑块通用装箱方法。本发明是将FPGA的可编程逻辑块的芯片配置描述为一系列用于约束可满足性问题图匹配方法的有向简单图，然后利用约束可满足性问题图匹配方法在用户电路中识别出芯片所支持的逻辑功能子电路进行装箱操作。本发明只要预先定义好描述目标FPGA逻辑功能电路的库文件，就能够支持对不同结构的FPGA芯片进行装箱，如能够对快速进位链，分布式存储器，移位寄存器，LUT5，LUT6等FPGA的各种功能配置进行装箱，有效提高芯片逻辑资源利用率，改善电路时序性能。本发明能够按照指定要求对电路进行优化，同时实现各种模块化电路的映射，在系统架构设计和可重构系统中都有重要的应用。
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公开(公告)号：CN101515312A
公开(公告)日：2009-08-26
申请号：CN200910130548.7
申请日：2009-03-27
Applicant: 复旦大学
IPC: G06F17/50
Abstract: 本发明涉及一种现场可编程器件FPGA逻辑单元模型及其通用装箱算法，它根据逻辑单元中所能实现用户电路逻辑功能类型进行分析和建模，按照其相互驱动情况可以分成三级，第一级为查找表，第二级为专用器件，第三级为时序器件，该模型能广泛地描述现有商用FPGA芯片逻辑单元结构。基于此模型本发明提出自下而上的通用逻辑单元装箱算法，该算法分别对用户电路中以专用器件为核心的器件、以时序器件为核心的器件和以查找表为核心的器件依次创建自定义逻辑器件，最后采用增益函数计算对这些自创的逻辑器件进行装箱，是处理各种逻辑单元装箱问题的一种普适性算法。既有广泛代表性，又具有通用性，同时也兼备实用性；时间开销性能优异，适用于大规模的用户电路。
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公开(公告)号：CN108647779A
公开(公告)日：2018-10-12
申请号：CN201810318783.6
申请日：2018-04-11
Applicant: 复旦大学
Abstract: 本发明公开了一种低位宽卷积神经网络可重构计算单元。该单元包括：若干个可重构移位累加模块、多路选通器和量化处理模块；可重构移位累加模块包括控制器、第一寄存器、第二寄存器、第三寄存器和移位累加器；本发明利用网络离散性构建控制器、第一寄存器、第二寄存器、第三寄存器和移位累加器，其通过控制器判断当前周期的定点数数据和指数权重是否为零值，一旦检测当前周期的定点数数据和指数权重为零，则根据第一寄存器发出的第一触发信号和第二寄存器发出的第二触发信号控制所述第三寄存器输出当前周期移位累加数据；本发明既能实现4比特和8比特的灵活定点乘累加运算，还能提高移位累加运算速率，降低运算占用的内存和功耗。
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Patent Agency Ranking
公开(公告)号：CN103914580B
公开(公告)日：2017-07-11
申请号：CN201310323430.2
申请日：2013-07-29
Applicant: 复旦大学
IPC: G06F17/50
Abstract: 本发明属于电子技术领域，涉及一种用于对FPGA电路的可编程位流文件进行仿真的方法。本发明针对FDP系列的FPGA器件，使用Verilog语言对其自身功能统一进行多层次硬件建模，包括CLB、IOB和互连资源等，并在能够进行Verilog仿真的商业工具中进行仿真验证，能够实现编程数据下载和配置功能。本方法能在可编程逻辑器件的设计过程中快速验证其电路功能，并且向使用FPGA的用户提供FPGA仿真方法，能同FPGA芯片设计和应用电路设计流程无缝衔接。本方法可用于FPGA芯片流片前的设计阶段，流片后的FPGA芯片测试阶段，以及用户使用FPGA芯片进行电路设计阶段对FPGA位流文件进行仿真与验证，快速验证FPGA电路或用户电路功能的正确性。
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公开(公告)号：CN101995546B
公开(公告)日：2013-02-27
申请号：CN201010545055.2
申请日：2010-11-16
Applicant: 复旦大学
IPC: G01R31/317 , G01R31/3183
Abstract: 本发明属于电子技术领域，具体为一种基于边界扫描的可编程逻辑器件自动测试系统与方法。所述测试方法包括芯片配置文件的生成、下载配置FPGA芯片、测试向量的生成和加载，以及测试结果比较等，并构建了相应的测试系统，全部实现自动化。本发明由软件自动生成用户待测项目的测试向量，结合JTAG自动下载测试软件实现对用户电路的硬件功能在线测试。使用脚本化测试环境，使得一系列繁琐的人工测试操作转化为全自动的软件流程，大大提升测试的速度和准确性。
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公开(公告)号：CN101888240B
公开(公告)日：2012-10-24
申请号：CN200910050942.X
申请日：2009-05-11
Applicant: 复旦大学
IPC: H03K19/177
Abstract: 本发明属于可编程器件结构技术领域，具体涉及一种现场可编程逻辑阵列(FPGA)的通用互连盒(GRB)结构。本发明GRB结构不仅提供了水平互连资源与垂直互连资源之间的连接，也提供了CLB/IOB同互连资源的连接以及CLB/IOB管脚之间的直接连接。与现有技术普遍使用的VPR工具所描述CB/SB布线结构以及CS-box结构相比，本通用开关盒能够更好地提高FPGA性能。实验结果表明，具有GRB结构的FPGA同CB/SB结构FPGA相比，在增加10.9％的开关使用情况下，能得到17.5％性能上的优化。
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公开(公告)号：CN118690701A
公开(公告)日：2024-09-24
申请号：CN202410743575.6
申请日：2024-06-11
Applicant: 复旦大学
Abstract: 本发明属于集成电路设计技术领域，具体为一种基于FPGA的神经网络加速器自动化设计方法。本发明该方法包括神经网络加速器的自动生成与快速验证两部分；生成部分包括：读取并解析XML格式表述的神经网络模型；采取分层分块策略实现资源的有效复用；采用层次化建模策略建立标准单元库，设计实现神经网络层级的硬件描述LayerHW；生成核心运算模块；运算模块与存储模块、控制模块协同构成数据流驱动的顶层架构系统。验证部分包括：在加速器设计中集成检测模块，用以监控特定层级的运算输出；评估硬件架构的正确性；当检测到输出差异，即刻触发机制，并精确定位并诊断加速器中潜在错误。本发明可大幅提高神经网络加速器的设计效率和验证速度。
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公开(公告)号：CN118590241A
公开(公告)日：2024-09-03
申请号：CN202410758757.0
申请日：2024-06-13
Applicant: 复旦大学
Abstract: 本发明属于硬件结构的敏捷设计技术领域，具体为一种面向加解密算法的可重构硬件结构的敏捷设计框架。本发明框架包括参数选择模块、参数解析模块及硬件结构生成模块；硬件结构生成模块包括输入端生成模块、数据预处理模块生成模块、处理单元生成模块、输出端生成模块、互连网络生成模块。用户通过参数选择模块在给定的参数选项中选择需要设定的参数；参数解析模块对输入的参数进行解析后产生硬件结构生成模块需要的各种参数，并将对应的参数输出到各个模块中以生成硬件单元，然后利用生成的互连网络将各个硬件单元组合连接，实现完整的硬件架构的生成。该框架能够简化开发流程，实现全流程的自动化硬件设计，节省时间和人工成本。
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