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公开(公告)号：CN104484309B
公开(公告)日：2017-07-28
申请号：CN201410790968.9
申请日：2014-12-18
Applicant: 北京控制工程研究所
IPC: G06F15/78
Abstract: 本发明涉及一种支持部分可重构的航天用SoC的实现方法，通过在SoC中定义动态系统与静态系统，并对两个系统进行不同的设计，在系统运行的过程中能够对FPGA上的部分逻辑进行重配置，而未经配置的部分的逻辑功能不发生改变，使得动态部分可重构既具有软件的灵活性，又具有硬件的高效性，能够有效解决现有SOC内部功能和结构无法改变的现状，同时通过部分重构技术能够周期性地刷新配置位流，防止配置位流发生单粒子翻转，提高了SOC的可靠性和容错能力，使SOC的功能变更更加灵活。
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公开(公告)号：CN103472387B
公开(公告)日：2015-11-25
申请号：CN201310396314.3
申请日：2013-09-04
Applicant: 北京控制工程研究所
IPC: G01R31/3177
Abstract: 本发明公开了一种适用于反熔丝型FPGA的通用在线测试系统及方法，由被测功能模块和在线测试模块两部分组成，二者之间通过可配置位宽的并行总线连接；被测功能模块为需要进行实时检测的功能模块，可以是系统内的任一组成模块；在线测试模块为具体实现敏感信号实时检测、数据采样与输出的模块，包含一个或多个子在线测试模块；每个子在线测试模块均由三部分组成，控制模块、内部信号采样分析模块和内部信号结果输出控制模块。本发明具有实现方式简单、资源消耗低、适用范围广、可靠性高的优点。
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公开(公告)号：CN104657238A
公开(公告)日：2015-05-27
申请号：CN201510070076.6
申请日：2015-02-10
Applicant: 北京控制工程研究所
IPC: G06F11/16
Abstract: 本发明一种基于阵列结构的可重构容错方法，步骤如下：(1)采用硬件描述语言生成一个基于阵列结构的可重构模型，包括N×N节点阵列结构和节点间互联关系，以及与节点连接的功能模块；(2)以FPGA为载体生成可重构阵列模型的硬件电路，该电路能够通过I/O接口被处理器访问和操作；(3)构建可重构阵列模型中N×N个节点之间的通信协议；(4)基于处理器通过步骤(3)建立的通信协议实现对可重构阵列模型的重构。
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公开(公告)号：CN104579314A
公开(公告)日：2015-04-29
申请号：CN201410844496.0
申请日：2014-12-30
Applicant: 北京控制工程研究所
IPC: H03K19/177
Abstract: 本发明提供一种针对SRAM型FPGA的可靠性优化方法，该方法包括如下步骤：以查找表LUT为单位，建立含有逻辑屏蔽效应的功能等价类；对网表中各查找表的可靠性进行评估；根据可靠性评估的结果，对于电路中输入地址线未完全使用的查找表，进行可靠性优化；对优化后的电路可靠性进行评估，计算优化效果；本发明充分利用FPGA电路中存在的空闲资源，在不带来额外面积开销的前提下有效提高电路可靠性，并且具有计算复杂度低，对电路性能影响小，不依赖于特定FPGA芯片物理结构，应用范围广等特点。
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公开(公告)号：CN104572213A
公开(公告)日：2015-04-29
申请号：CN201510036911.4
申请日：2015-01-23
Applicant: 北京控制工程研究所
IPC: G06F9/445
Abstract: 本发明涉及一种星载控制计算机的重构方法，该方法的步骤包括：(1)、对计算机单元的FPGA进行系统划分；(2)、地面控制中心计算机单元的FPGA配置文件；(3)、地面控制中心发送所述FPGA配置文件到数管分系统；(4)、数管分系统将所述FPGA配置文件发送到整星总线上；(5)、计算机单元在当班工作状态下进行重构操作；该方法采用SRAM型FPGA替换原有星载计算机的中央处理器，并在原有星载计算机上设计重构控制电路和重构配置数据存储器与该SRAM型FPGA的配置接口连接，该SRAM型FPGA划分为可重构区和固定区，可以实现星载控制计算机完成在轨重构，使得星载计算机在轨期间能够在地面的控制下，使用上行注入的配置文件实时改变功能。
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Patent Agency Ranking
公开(公告)号：CN104461764A
公开(公告)日：2015-03-25
申请号：CN201410782611.6
申请日：2014-12-16
Applicant: 北京控制工程研究所
IPC: G06F11/10
Abstract: 本发明提供一种内置CRC校验码的FPGA配置文件生成方法，该方法包括如下步骤：以EDA工具生成的FPGA配置文件为基础，按照特征值读取配置文件中所包含的FPGA配置信息，并按帧计算其对应的CRC校验码；在配置文件中搜索空白区域；将计算得到的配置帧CRC校验码写入搜索得到的空白区即可完成内置CRC校验码的FPGA配置文件生成，本发明能充分利用原始FPGA配置文件中的空闲资源，在不带来额外软硬件开销的基础下实现FPGA校验信息和配置信息的同时同地存储，并且计算过程不依赖于特定的FPGA芯片物理结构，便于硬件资源有限的平台实现FPGA配置信息回读校验达成系统容错目的，具有广泛的应用前景。
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公开(公告)号：CN104063351A
公开(公告)日：2014-09-24
申请号：CN201410309228.9
申请日：2014-06-30
Applicant: 北京控制工程研究所
Abstract: 本发明一种用于乒乓防冲突的高速复接器同步串行接口设计方法包括步骤如下：确定高速复接器同步串行通讯接口的发送字节数；高速复接器同步串行通讯接口接收外部输入的波门信号，进行输入波门与码元时钟相位关系调节，并对调节后的波门进行修正；根据修正后的波门和外部处理器访问的相对时延进行防冲突处理，调节数据发送时机；处理器读取高速复接器的状态寄存器，对乒乓总线访问进行冲突控制，实现乒乓缓冲区的控制切换；在处理器控制下和修正后的波门有效时，将乒乓数据缓冲区内数据转换为串行数据，并输出到高速复接器的数据线上。本发明通过上述冲突处理方法，提高了高速复接器同步串行接口通信的可靠性和稳定性。
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公开(公告)号：CN117764015A
公开(公告)日：2024-03-26
申请号：CN202311574858.4
申请日：2023-11-23
Applicant: 北京控制工程研究所
IPC: G06F30/367 , G06F115/12
Abstract: 本发明涉及高速信号完整性设计技术领域，特别涉及一种基于总线板的星上计算机接口电路信号完整性分析方法。方法包括：分别对两个连接器进行3D建模，以分别对每一个连接器进行频率响应仿真分析，得到两个连接器的反射参数；对两个子卡的传输线路分别进行反射参数提取；对总线板的传输线路进行反射参数提取；基于两个子卡的传输线路的反射参数、总线板的传输线路的反射参数以及两个连接器的反射参数，对整体链路进行仿真拓扑，以对整体链路进行系统级模拟，得到整体链路的传输特性曲线，以进一步根据传输特性曲线进行信号完整性分析，那么可以在设计初期发现并解决信号完整性问题，缩短开发周期，降低开发成本。
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公开(公告)号：CN112948294B
公开(公告)日：2024-02-09
申请号：CN202110297635.2
申请日：2021-03-19
Applicant: 北京控制工程研究所
Abstract: 本发明涉及面向SOC的全域并行收发数据的双通道SpaceWire控制器及控制方法，属于芯片设计领域；采用读写分离的通道主动申请总线、自主并行收发数据，无需SOC中CPU参与；收发数据采用分时分块传输，每次猝发传输；并行传输数据通过增加CRC校验和ID号的机制保证数据传输的可靠性和一致性。本发明实现了高速总线控制器在数据链路端实现自主传输数据的要求，并可应用于SOC中含高速总线接口的设计中，具有较高的可移植性和通用性。(56)对比文件巴峰;陈湘陇;华广胜;经小川;杨铭.测试系统的SpaceWire节点控制器的研发.现代测量与实验室管理.2016,(第02期),全文.柳萌;安军社;史毅龙;江源源;姜文奇.SpaceWire高速总线节点控制器的设计与实现.电子技术应用.2018,(第11期),全文.
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公开(公告)号：CN115296795A
公开(公告)日：2022-11-04
申请号：CN202210761754.3
申请日：2022-06-29
Applicant: 北京控制工程研究所
Abstract: 一种混合加密信息处理与通信片上系统及方法，基于硬件混合加密思想设计，采用符合国密标准的SM2/SM3/SM4加解密计算方法，相比于传统的基于软件的信息加密方法，具有加解密运行速度快、不增加处理器任务负担、不易被暴力攻破等特点。本发明解决了传统的基于软件的信息加密方法中处理器任务负载加重、易被硬件暴力攻击和破解等问题，适合应用于航空航天、智能电网、高铁船舶等关键领域的智能控制系统，也可推广应用至智能网关、智能门锁等商用信息安全领域。
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