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公开(公告)号：CN112948294A
公开(公告)日：2021-06-11
申请号：CN202110297635.2
申请日：2021-03-19
Applicant: 北京控制工程研究所
Abstract: 本发明涉及面向SOC的全域并行收发数据的双通道SpaceWire控制器及控制方法，属于芯片设计领域；采用读写分离的通道主动申请总线、自主并行收发数据，无需SOC中CPU参与；收发数据采用分时分块传输，每次猝发传输；并行传输数据通过增加CRC校验和ID号的机制保证数据传输的可靠性和一致性。本发明实现了高速总线控制器在数据链路端实现自主传输数据的要求，并可应用于SOC中含高速总线接口的设计中，具有较高的可移植性和通用性。
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公开(公告)号：CN120046302A
公开(公告)日：2025-05-27
申请号：CN202411939912.5
申请日：2024-12-26
Applicant: 北京控制工程研究所
IPC: G06F30/20
Abstract: 多领域融合的数字样机开发系统及其数字样机构建方法，属于数字样机技术领域。本发明通过引入FACE架构，将其他领域的专业模型，重新虚拟化建模，将多尺度、多维度的模型进行统一，使得不同学科领域的专业模型可以综合集成，得到完整的数字样机模型。同时，虚拟化建模后，模型可以与运行平台解耦，实现模型在不同运行平台上的复用，从而使模型可以无缝贯穿系统设计阶段与系统实现阶段，避免模型的重复开发与测试，可以进一步提高航天器系统研发效率。
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公开(公告)号：CN117437970A
公开(公告)日：2024-01-23
申请号：CN202311539321.4
申请日：2023-11-17
Applicant: 北京控制工程研究所
Abstract: 本发明涉及抗辐射集成电路技术领域，特别涉及一种具有存储器空间单粒子翻转检测能力的星载计算机系统。系统包括：处理器、总线、存储器、存储器接口控制器、纠检错模块和检测模块；存储器包含若干个存储字，每一个存储字含有若干个存储位和若干个校验位；检测模块用于根据存储器在当前检测周期中发生单存储位错变的存储字的数量，调整下一个检测周期的时长，并在各检测周期通过总线、存储器接口控制器和纠检错模块对存储器进行空间单粒子翻转检测和纠正；纠检错模块通过存储器接口控制器与存储器连接，纠检错模块用于对每一个存储字中的单存储位错变进行检测和纠正。本方案不仅不占用处理器的运算资源，还可以自适应地调整检测周期的时长。
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公开(公告)号：CN117421144A
公开(公告)日：2024-01-19
申请号：CN202311583814.8
申请日：2023-11-24
Applicant: 北京控制工程研究所
Abstract: 本发明涉及处理器可靠性设计技术领域，特别涉及一种具有故障检测与恢复功能的双核锁步处理器系统。系统包括：主处理器、从处理器、故障检测与恢复模块、输出缓存和状态信息缓存；主处理器设置有第一状态读取部件和第一恢复部件，从处理器设置有第二状态读取部件和第二恢复部件；状态读取部件用于在每一个时钟周期读取对应处理器内所有存储部件的状态信息并发送至故障检测与恢复模块，故障检测与恢复模块用于对输出信息和状态信息进行比对确定是否故障；恢复部件用于在故障时，控制对应处理器复位，并将故障检测与恢复模块发来的目标状态信息恢复至对应处理器。本方案能够实现处理器所有部件状态的完全恢复，且可以提高故障恢复功能的可靠性。
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公开(公告)号：CN115291965A
公开(公告)日：2022-11-04
申请号：CN202210761755.8
申请日：2022-06-29
Applicant: 北京控制工程研究所
IPC: G06F9/445
Abstract: 一种低成本高可靠系统软件加载启动实现方法及系统，硬件实现了片上系统在加电后自动实现系统软件的加载和启动功能，可替代传统的用于系统软件加载启动的片外PROM存储器芯片。上述硬件采用组合逻辑电路实现，当处理器访问前8kB地址时，该硬件电路可以返回相应的可执行程序代码数据。增加了MUX数据选通，由外部启动方式选择信号指定选通路径，用于选择处理器从片内启动，或者由片外PROM存储器中启动。当用户选择从片外PROM存储器中启动时，启动过程与启动结果与传统的系统软件加载启动方法一致。
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Patent Agency Ranking
公开(公告)号：CN116257396A
公开(公告)日：2023-06-13
申请号：CN202310176585.1
申请日：2023-02-14
Applicant: 北京控制工程研究所
IPC: G06F11/22 , G06F11/263 , G06F9/30
Abstract: 本发明提供了一种基于HDL的寄存器文件单粒子故障注入测试系统及方法。该方法在RTL级通过增加故障注入控制模块，同时对寄存器文件读写端口进行修改，在正常的读写端口之外，再增加一路写端口和一路读端口，该对读写端口用于故障注入，可以实现以不同的方式(随机或定概率)向寄存器文件的不同位置(精确到bit)注入不同类型的单粒子故障(SEU和MBU)。本方法结合VCS仿真工具，可以在容错设计前期获取容错方法的有效性，可以通过故障注入及程序运行结果统计，获取容错设计前后的故障率变化，以确定当前的容错算法是否有效，为容错方法改进提供依据。
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公开(公告)号：CN117764015A
公开(公告)日：2024-03-26
申请号：CN202311574858.4
申请日：2023-11-23
Applicant: 北京控制工程研究所
IPC: G06F30/367 , G06F115/12
Abstract: 本发明涉及高速信号完整性设计技术领域，特别涉及一种基于总线板的星上计算机接口电路信号完整性分析方法。方法包括：分别对两个连接器进行3D建模，以分别对每一个连接器进行频率响应仿真分析，得到两个连接器的反射参数；对两个子卡的传输线路分别进行反射参数提取；对总线板的传输线路进行反射参数提取；基于两个子卡的传输线路的反射参数、总线板的传输线路的反射参数以及两个连接器的反射参数，对整体链路进行仿真拓扑，以对整体链路进行系统级模拟，得到整体链路的传输特性曲线，以进一步根据传输特性曲线进行信号完整性分析，那么可以在设计初期发现并解决信号完整性问题，缩短开发周期，降低开发成本。
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公开(公告)号：CN112948294B
公开(公告)日：2024-02-09
申请号：CN202110297635.2
申请日：2021-03-19
Applicant: 北京控制工程研究所
Abstract: 本发明涉及面向SOC的全域并行收发数据的双通道SpaceWire控制器及控制方法，属于芯片设计领域；采用读写分离的通道主动申请总线、自主并行收发数据，无需SOC中CPU参与；收发数据采用分时分块传输，每次猝发传输；并行传输数据通过增加CRC校验和ID号的机制保证数据传输的可靠性和一致性。本发明实现了高速总线控制器在数据链路端实现自主传输数据的要求，并可应用于SOC中含高速总线接口的设计中，具有较高的可移植性和通用性。(56)对比文件巴峰;陈湘陇;华广胜;经小川;杨铭.测试系统的SpaceWire节点控制器的研发.现代测量与实验室管理.2016,(第02期),全文.柳萌;安军社;史毅龙;江源源;姜文奇.SpaceWire高速总线节点控制器的设计与实现.电子技术应用.2018,(第11期),全文.
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公开(公告)号：CN115296795A
公开(公告)日：2022-11-04
申请号：CN202210761754.3
申请日：2022-06-29
Applicant: 北京控制工程研究所
Abstract: 一种混合加密信息处理与通信片上系统及方法，基于硬件混合加密思想设计，采用符合国密标准的SM2/SM3/SM4加解密计算方法，相比于传统的基于软件的信息加密方法，具有加解密运行速度快、不增加处理器任务负担、不易被暴力攻破等特点。本发明解决了传统的基于软件的信息加密方法中处理器任务负载加重、易被硬件暴力攻击和破解等问题，适合应用于航空航天、智能电网、高铁船舶等关键领域的智能控制系统，也可推广应用至智能网关、智能门锁等商用信息安全领域。
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公开(公告)号：CN115295039A
公开(公告)日：2022-11-04
申请号：CN202210759362.3
申请日：2022-06-29
Applicant: 北京控制工程研究所
IPC: G11C11/406 , G11C29/42
Abstract: 一种抗单粒子翻转效应累积的存储器闲时刷新方法及系统，在处理器访问存储器稀疏或空闲时，启动读取操作对存储器中的数据进行刷新，并对已经发生单粒子翻转的数据进行校验和纠正，且记录错误现场和向处理器发送中断，将错误发生地址、读取的源数据和校验码存储到相应的寄存器中，待处理器读取判断；刷新过程由可编程存储器自主访问部件执行，刷新期间处理器可执行除存储器访问之外的其他运算程序；刷新过程结束后处理器可正常访问存储器。本发明能够在处理器访问存储器任务稀疏或空闲的状态下，不占用处理器的运算资源，自主完成存储器的刷新任务，防止空间应用中存储器单粒子翻转产生的错误发生累积，由单位错变为双位错或多位错。
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